第四章第二节D发器电路全加器.pptVIP

4.2 VHDL程序设计举例 目的 掌握VHDL程序的基本结构 掌握VHDL程序的设计特点 主要内容 DFF的VHDL描述 全加器的VHDL描述 数据类型 STD_LOGIC标准逻辑位数据类型 STD_LOGIC比BIT包含的内容丰富和完整 BIT:’0’、’1’ STD_LOGIC 库、程序包 std_logic、std_logic_vector： 定义在std_logic_1164.all程序包中，而此包由IEEE定义。 所以，使用到这两种数据类型时，需包含 library ieee; use ieee.std_logic_1164.all; 数据对象 SIGNAL 信号名： 数据类型 [:= 初始值] ； 区别： signal：描述实体内部节点，不定义输入输出方向，在结构体中作为一个数据的暂存器，进行赋值。 端口：描述实体与外界的接口 上升沿检测表达方式和信号属性 不完整条件语句与时序电路 if(clkevent and clk=1)then q1=d; end if; 由波形可见，Q的变化发生在clk的上升沿时刻D的取值。 clk=0时，Q值不变。 由图可见，当CLK=1时，Q随D变化而变化。 clk=0时，Q保持不变。 元件例化语句 元件例化语句：即将从前设计的实体当