循序电路 VHDL 模拟.PDFVIP

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2018-07-19 发布于江苏
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循序电路 VHDL 模拟

循序電路VHDL 模擬循序電路VHDL 模擬 VHDL Simulation of Sequential VHDL Simulation of Sequential circuits circuits 數位邏輯梁奕智數位邏輯梁奕智 D型正反器 D型正反器操作型定義 a)當CLK 在觸發邊緣 + Q =D b) 其他時間 + Q =Q entity D_FF is port (D, CLK: in bit; Q, QN: out bit); end D_FF; D型正反器VHDL D型正反器VHDL architecture logic of D_FF is signal Qint: bit; begin Q = Qint; QN= not Qint; process (CLK) begin if CLKevent and CLK=1 then Qint=D; end if; end process; end logic; D型正反器 D型正反器時脈致能D-CE正反器時脈致能D-CE正反器操作型定義 a)當CLK 在觸發邊緣如果CE=1 + Q =D b) 其他時間 + Q =Q entity DCE_FF is port (Din, CE, CLK: in bit; Q, QN: out bit); end DCE_FF; 時脈致能D-CE正反器時脈致能D-CE正反器 architecture logic of DCE_FF is signal Qint: bit; begin Q = Qint; QN= not Qint; process (CLK) begin if CLKevent and CLK=1 then if CE=1 then Qint=Din; end if; end if; end process; end logic; 暫存器暫存器 entity Reg4 is port (Load