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计数器设计跟原理
实例学习Robei 芯片设计系列
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© Robei
二．计数器设计
1. 实验目的
计数器在数字逻辑设计中的应用十分广泛，可以对时钟信号进行计数，分频
和产生序列信号，也可以用在计时器和串并转换等电路。这次实验我们就来学习
一下如何用Robei 和Verilog 语言来设计一个4 比特计数器。
2. 实验要求
计数器对每个时钟脉冲进行技术，并将计数值输出出来。这个实验我们来设
计一个4 比特的计数器，其技术范围在0～F 之间，也就是计数到最大值16. 设
计波形要求如图1 所示。
图1. 计数器输出波形要求
3. 实验内容
3.1 模型设计
1) 新建一个模型。点击工具栏上的 图标，或者点击菜单“File ”然后在下
拉菜单中选择“New ”，会有一个对话框弹出来（如图2 所示）。在弹出的
对话框中设置你所设计的模型。
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图2. 新建一个项目
参数填写完成后点击“OK ”按钮，Robei 就会生成一个新的模块，名字就是
counter，如图3 所示：
图3. 计数器界面图
2) 修改模型。在自动生成的界面图上进行名称的修改，输入引脚为clock, enable
和reset ，输出引脚修改成count 。其中count 引脚的“Datasize ”为4 比特，
用户可以输入4 ，也可以输入3:0 。为了区分每个引脚，我们可以修改每个引
脚的Color 值，并点回车保存。修改完成后如图4 所示。如果选中模块，按
“F1 ”键，就会自动生成一个Datasheet ，如图5 所示。
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图4. 修改引脚属性
图5. “Datasheet ”截图
3) 输入算法。点击模型下方的Code （如图6 所示）进入代码设计区。
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图6. 点击Code 输入算法
在代码设计区内输入以下Verilog 代码：
always @ (posedge clock) //学习always 语句的写法，并设置敏感信号。时钟上升沿触发
begin
//学习Verilog if else 语句的写法
if (reset == 1) begin
count= 0;
end
//if en
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