3.2 verilog hdl的基本语法.pptVIP

8位数据比较器 * Fork略 * 支持 * 支持 * 不支持 * 任务的定义与调用必须在同一个module模块内。没有端口名，（第178页） 但需紧接着进行入出端口和数据类型的说明。 调用时端口名排序与类型必须与任务定义时一致。 * * 3.5.2 case语句 case语句通常用于微处理器的指令译码,它的一般形式如下: case(表达式) case分支项 case分支项 default endcase casez(表达式) case分支项 endcase casex(表达式) case分支项 endcase case语句是一种多分支选择语句，if语句只有两个分支可供选择，而实际问题中常常需要用到多分支选择，Verilog语言提供的case语句直接处理多分支选择。 * * reg [15:0] rega; reg [9:0] result; case(rega) 16 d0: result = 10 b0111111111; 16 d1: result = 10 b1011111111; 16 d2: result = 10 b1101111111; 16 d3: result = 10 b1110111111; 16 d4: result = 10 b1111011111; 16 d5: result = 10 b1111101111; 16 d6: result = 10 b1111110111; 16 d7: result = 10 b1111111011; 16 d8: result = 10 b1111111101; 16 d9: result = 10 b1111111110; default: result = bx; endcase * 使用条件语句不当在设计中生成没想到的锁存器 module burried_ff(c,b,a); output c; intput a,b; always @(a or b) begin if((b==1)(a==1)) c=ab; end endmodule else c=0; * module voter7(pass,vote); output pass; input[7:1] vote; reg[2:0] sum; integer i; reg pass; always @(vote) begin sum=0; for(i=1; i=7; i=i+1) if(vote[i]) sum=sum+1; if(sum[2]) pass=1; else pass=0; end endmodule 用for语句描述的7人表决器 * begin: init_mem reg[7:0] tempi; for(tempi=0;tempimemsize;tempi=tempi+1) memory[tempi]=0; end 用for语句来初始化memory * 用for循环语句来实现前面用repeat语句实现的乘法器 parameter size = 8, longsize = 16; reg[size:1] opa, opb; reg[longsize:1] result; begin:mult integer bindex; result=0; for( bindex=1; bindex=size; bindex=bindex+1 ) if(opb[bindex]) result = result + (opa(bindex-1)); end * 对rega这个8位二进制数中值为1的位进行计数 begin: count1s reg[7:0] tempreg; count=0; for( tempreg=rega; tempreg; tempreg=tempreg1 ) if(tempreg[0]) count=count+1; end * 6.7 编译预处理（编译向导） Verilog HDL语言和C语言一样也提供了编译预处理的功能。 “编译预处理”是Verilog HDL编译系统的一个组成部分。Verilog HDL语言允许在程序中使用几种特殊的命令(它们不是一般的语句)。Verilog HDL编译系统通常先对这些特殊的命令进行“预处理”，然后将预处理的结果和源程序一起在进行通常的编译处理。 在Verilog HDL语言中，为了和一般的语句相区别，这些预处理命令以符号“ `”开头（注意这个符号是不同于单引号“ ‘”的）。 * 6.7.1 宏替换 `define `define用于将一个简单的名字或标