基于vhdl数字时钟课程设计说明书.docVIP

PAGE 40 PAGE 39 数字时钟设计 1.设计要求 (1)能显示周、时、分、秒，精确到0.1秒 (2)可自行设置时间 (3)可设置闹铃，并且对闹铃时间长短可控制 2.设计分析 （1）根据题目要求可分解为正常计时、时间设置和闹铃设置三大模块 （2）正常计时模块可分解为周、时、分、秒等子模块 （3）时间设置模块分别进行秒置数、分置数、时置数和周置数 （4）闹铃设置模块分解为闹钟判定和闹铃时长设定 3.设计结构图 时间重置 时间重置 闹钟设定 闹钟设定 数字钟 数字钟 正常计数数字显示 正常计数 数字显示 4.设计流程图 开始 开始 正常计时 正常计时 重置时间？ 重置时间？ 否 是 时重置 时重置 分重置 分重置 秒重置 秒重置 正常计时 正常计时 时间重置？ 时间重置？ 是 否 设置闹钟？ 设置闹钟？ 时设定 时设定 分设定 分设定 时刻到达？ 时刻到达？ 是 响铃 响铃 时间显示 时间显示 --Second1(秒计数 6进制和10进制) Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; Entity second1 is Port( clks,set:in std_logic; s1,s0:in std_logic_vector(3 downto 0); Secs,Secg: buffer std_logic_vector(3 downto 0); cout1:out std_logic); End second1; Architecture a of second1 is Begin Process(clks,set) variable ss,sg: std_logic_vector(3 downto 0);--(ss:秒十位；sg秒个位) variable co: std_logic; Begin If set=1 then ss:=s1; sg:=s0; Elsif clksevent and clks=1 then if ss=0101 and sg=1001 then ss:=0000; sg:=0000;co:=1; elsif sg1001 then sg:=sg+1;co:=0; elsif sg=1001 then sg:=0000;ss:=ss+1;co:=0; end if; end if; cout1=co;-- （进位信号） Secs=ss; Secg=sg; end process; End a; 仿真波形图： --Min1（分计数器 6进制和10进制 alm实现整点报时） Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; Entity min1 is Port(clkm,set:in std_logic; m1:in std_logic_vector(3 downto 0); m0:in std_logic_vector(3 downto 0); mins,ming:out std_logic_vector(3 downto 0); enmin,alarm: out std_logic); End; Architecture a of min1 is Begin Process(clkm,set) variable ms,mg :std_logic_vector(3 downto 0); variable so,alm :std_logic; Begin if set=0 then ms:=m1;mg:=m0; Elsif clkmevent and clkm=1 then if ms=0101 and mg=1001 then ms:=0000;mg:=0000; so :=1; alm:=1; elsif mg1001 then mg:=mg+1; so :=0;alm:=0; elsif mg=1001 then mg:=0000;ms:=ms+1; so :=0;alm:=0; end if; end if; alarm=alm; enmin= so; mins=ms; ming=mg; End process; End a; 仿真波形图： --Hour1（时计数器 4进制与2进制） Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.al