第2章 8086处理器3.pptVIP

2.3 8086/8088典型时序分析 什么是总线操作？ 一、指令周期、总线周期、时钟周期 指令周期：是指执行一条指令所需时间（包括取指、译码、读写操作数到执行完成的过程）。 总线周期：是指CPU通过总线操作与外部（存储器或I/O端口）进行一次数据交换的过程。显然，若干总线周期组成一个指令周期。 时钟周期：又称T周期或T状态，一般为时钟频率的倒数。 8086CPU的基本总线周期通常需要4个时钟周期（4个时钟周期编号为T1、T2、T3和T4 ）。 当需要延长总线周期时插入等待状态Tw CPU进行内部操作，没有对外操作时，其引脚就处于空闲状态Ti 典型的8086总线周期序列 指令的执行与同步 任何指令的取指阶段都需要存储器读总线周期，读取的内容是指令代码 任何一条以存储单元为源操作数的指令都将引起存储器读总线周期，任何一条以存储单元为目的操作数的指令都将引起存储器写总线周期 只有执行IN指令才出现I/O读总线周期，执行OUT指令才出现I/O写总线周期 CPU响应可屏蔽中断时生成中断响应总线周期 指令的执行与同步（续） 总线操作中如何实现时序同步是关键 CPU总线周期采用同步时序： 各部件都以系统时钟信号为基准 当相互不能配合时，快速部件（CPU）插入等待状态等待慢速部件（I/O和存储器） CPU与外设接口常采用异步时序，它们通过应答联络信号实现同步操作 二、典型时序分析 8086微处理器最基本的总线周期 存储器读总线周期 存储器写总线周期 I/O读总线周期 I/O写总线周期 中断响应周期 1、存储器写总线周期 2、存储器读总线周期 3、I/O写总线周期 4、I/O读总线周期 等待状态Tw 等待状态Tw演示 时序（Timing）是描述各信号随时间的变化及相互间的因果关系；是计算机操作运行的时间顺序 CPU时序决定系统各部件间的同步和定时 总线时序描述CPU引脚如何实现总线操作 总线操作是指CPU通过总线对外的各种操作 8088的总线操作主要有： 存储器读、I/O读操作 存储器写、I/O写操作 总线请求及响应操作 CPU正在进行内部操作、并不进行实际对外操作的空闲状态Ti 描述总线操作的微处理器时序有三级 指令周期 → 总线周期 → 时钟周期 T1 T2 T3 T4 Ti Ti T1 T2 T3 Tw Tw Tw T4 Ti Ti 总线周期 总线周期 若干个 1~2个 ? 基本总线周期由4个T状态组成：T1、T2、T3、T4 ? 等待时钟周期Tw，在总线周期的T3和T4之间插入 ? 空闲时钟周期Ti，在两个总线周期之间插入 T4 T3 T2 T1 ALE CLK A19/S6 ~ A16/S3 A15 ~ A8 AD7 ~ AD0 A15 ~ A8 A7 ~ A0 输出数据 A19 ~ A16 S6 ~ S3 READY （高电平） IO/M* WR* T1状态——输出20位存储器地址A19 ~ A0 IO/M*输出低电平，表示存储器操作； ALE输出正脉冲，表示复用总线输出地址 T2状态——输出控制信号WR*和数据D7 ~ D0 T3和Tw状态——检测数据传送是否能够完成 T4状态——完成数据传送 T4 T3 T2 T1 ALE CLK A19/S6 ~ A16/S3 A15 ~ A8 AD7 ~ AD0 A15 ~ A8 A7 ~ A0 输入数据 A19 ~ A16 S6 ~ S3 READY （高电平） IO/M* RD* T1状态——输出20位存储器地址A19 ~ A0 IO/M*输出低电平，表示存储器操作； ALE输出正脉冲，表示复用总线输出地址 T2状态——输出控制信号RD* T3和Tw状态——检测数据传送是否能够完成 T4状态——前沿读取数据，完成数据传送 T4 T3 T2 T1 ALE CLK A19/S6 ~ A16/S3 A15 ~ A8 AD7 ~ AD0 A15 ~ A8 A7 ~ A0 输出数据 0000 S6 ~ S3 READY （高电平） IO/M* WR* T1状态——输出16位I/O地址A15 ~ A0 IO/M*输出高电平，表示I/O操作； ALE输出正脉冲，表示复用总线输出地址 T2状态——输出控制信号WR*和数据D7 ~ D0 T3和Tw状态——检测数据传送是否能够完成 T4状态——完成数据传送 T4 T3 T2 T1 ALE CLK A19/S6 ~ A16/S3 A15 ~ A8 AD7 ~ AD0 A15 ~ A8 A7 ~ A0 输入数据 S6 ~ S3 READY （高电平） IO/M* RD* 0000 T1状态——输出16位I/O地址A15 ~ A0 IO/M*输出高电平，表示I/O操作；