第5章8086微理器part2.ppt

主要内容 存储器概述 5.1.1 存储器的分类 5.1.2 存储器性能指标 5.1.3 存储器系统结构 5.1.3 存储器系统结构 主要内容 随机读写存储器 5.2.1 静态RAM 5.2.1 静态RAM 5.2.1 静态RAM 5.2.1 静态RAM 随机读写存储器 5.2.2 动态RAM 5.2.2 动态RAM 5.2.2 动态RAM 5.2.2 动态RAM 5.2.2 动态RAM 5.2.2 动态RAM 练习 主要内容 5.3 CPU与存储器的连接 预备知识 练习 5.3.1 存储器扩展 5.3.1 存储器扩展 练习 练习 讨论 5.3 CPU与存储器的连接 5.3.2 存储器译码 5.3.2 存储器译码 一个存储单元具有多个存储地址的现象； 例如：上例中1号芯片在一个段内(64K)有4组地址可用 0400H~07FFH，4400H~47FFH，8400H~87FFH，C400H~C7FHH 原因：有些高位地址线没有用、可任意； 使用地址：出现地址重复时，常选取其中既好用、又不冲突的一个“可用地址”； 选取的原则：高位地址全为0的地址。 5.3.2 存储器译码 5.3.2 存储器译码 8086 CPU 与 SRAM 的连接 习题 5-6 习题 5-7 习题 5-8 习题 5-9 习题 5-10 主要内容 A0～A9 （1） 2KB CS （4） 2KB CS （2） 2KB CS （3） 2KB CS A10 A11 A12 A13 每根高位地址线接一块芯片，用低位地址线实现片内寻址。 结构简单，但地址空间浪费大，整个存储器地址空间不连续，而且由于部分地址线未参加译码，还会出现地址重叠。 0400~07FF 0800~0BFF 1000~13FF 2000~23FF 任何时刻不允许出现A10~A13中两位以上同时为1的情况 地址重叠 全译码法 全译码法是指将地址总线中除片内地址以外的全部高位地址接到译码器的输入端参与译码。 例 设CPU寻址空间为64KB（地址总线为16位），存储器由8片容量为8KB的芯片构成。 0000~1FFF 2000~2FFF E000~FFFF 当存储器容量小于可寻址的存储空间时，可从译码器输出线中选出连续的几根作为片选控制，多余的令其空闲，以便需要时扩充。 特点 采用全译码法，每个存储单元的地址都是唯一的，不存在地址重叠，但译码电路较复杂，连线也较多。 部分译码法 将高位地址线中的一部分（而不是全部）进行译码，产生片选信号。该方法常用于不需要全部地址空间的寻址能力，但采用线选法地址线又不够用的情况。 例 CPU地址总线为16位，存储器由4片容量为8KB的芯片构成时，采用部分译码法寻址32KB。 由于未参加译码的高位地址与存储器地址无关，因此存在地址重叠问题 当选用不同的高位地址线进行部分译码时，其译码对应的地址空间不同。 Y1 Y0 Y2 Y3 A14 A13 2-4 译码器 8KB （1） CS 8KB （4） CS 8KB （2） CS 8KB （3） CS A15 （不参加译码） A0～A12 0000~1FFF 1000~3FFF 4000~5FFF 6000~7FFF =0 =1 8000~9FFF A000~BFFF C000~DFFF E000~FFFF 例5-4 请将SRAM 6264芯片（8K×8）与系统连接，使其地址范围为：38000H～39FFFH和78000H～79FFFH。假设用74LS138译码器构成译码电路 地 址 码 地址范围 A19 A18 A17 A16 A15 A14 A13 A12 ～ A0 0 0 1 1 1 0 0 0 ～ 0 1 ～ 1 38000H～39FFFH 0 1 1 1 1 0 0 0 ～ 0 1 ～ 1 78000H～79FFFH 8088 用2142 SRAM构成一个2KB的存储器系统。2142 SRAM是1K×4位，必须用4片2142连接成2KB的存储器。图中给出了存储器位扩展的方法。 8086的数据总线宽度为16 A0 BHE A10~A1 高8位数据总线允许信号，用于指示高8位数据有效 用于指示低8位数据有效 设有一个具有14位地址和8位字长的存储器，问： （1）该存储器能存储多少字节的信息？ （2）如果存储器由1K×1b静态RAM芯片组成，需多少芯片？ （3）需要多少位地址作芯片选择？ （4）改用4K×4b的芯片，试画出与总线连接框图。 用下列芯片构成存储系统，需要多少RAM芯片？需要多少位地址作为片外地址译码？设系统为20位地址线，采用全译码。 (1) 512