EDA技术与应用A卷及答案.docVIP

PAGE PAGE 7 汕头大学成人教育学院二0一0年春季学期期末考试试卷 试卷编号：A卷 闭卷 课程名称：《EDA技术与应用》 班级专业： 姓名： 学号: 填空题（20分,每小题1分） VHDL的中文名称是__超高速集成电路硬件描述语言_____________。 用EDA技术进行电子系统设计的目标是最终完成 asic________ 的设计与实现。 可编程器件分为 fpga__ 和 _cpld______ 。 标准逻辑位数据类型常用的数值有 _1__ 、 __0_ 、 _z__ 等。 在VHDL语言中可以使用的数据类型有： _位 ____ 、 __标准逻辑位__________、 ___布尔_____。 完整的条件语句将产生 _组合_______ 电路，不完整的条件语句将产生 __时序______ 电路。 信号的赋值符号为 = ___ 变量的赋值符号为 =___ 。 随着EDA技术的不断完善与成熟， ___自顶向下______的设计方法更多的被应用于VHDL设计当中。 EDA设计过程中的仿真有三种，它们是___行为_____ 仿真、 _逻辑______ 仿真和 __时序____ 仿真。 目前国际上较大的PLD器件制造公司有 __altera________ 和 ___xilinx______ 公司。 二、简答题（20分,每小题4分） 1、与HDL文本输入法相比较，原理图输入法有何优点？ 2、写出结构体的一般语言格式并说明其作用 3、信号和变量的区别？ 4、写出PROCESS语句结构的一般表达格式。 5、写出五种以上的VHDL的预定义数据类型。 三、程序注解（20分,每空1分） library ieee; __________ use ieee.std_logic_1164.all; _____________ ENTITY aa1 is ________ __ port(a,b,s:in bit; _______________________________ end aa1; ___________________________ architecture one of aa1 is _________ y=a when s=0 else b; ____________________ end one; _____ ________________________________ 逻辑功能： ____________________________ signal s1 : bit ; _________________________ begin ________________________________ process (clk，d) _______________________ begin if (clk = ‘1’) _____________________________ then ______________________________________ s1 = d; ________________________________ end if; _________________________________ q = s1 ; _____________________________ end process; ___________________________ end bo; __________________________