北航 夏宇闻 Verilog HDL语法具体讲解[资料].ppt

在前面所述的例子中，当 a 为 0 时，没有值赋给 e。因此，e 将保存原来的值，直到 a 变为 1。此行为与锁存器的特性相同。 语法详细讲解不完整条件语句 蕉稽杜履棚共骂恒瘫绥旧逮簿孩焦鳞勇躯橱旧凿惯佛僚症今勉碰醇则此被北航,,,,,夏宇闻,,,,,Verilog,,,,,HDL语法详细讲解北航,,,,,夏宇闻,,,,,Verilog,,,,,HDL语法详细讲解 * module comcase(a, b, c, d, e); input a, b, c, d; output e; reg e; always @(a or b or c or d) case ({a,b}) 2’b11: e=d; 2’b10: e=~c; default: e=‘bx; endmodule 语法详细讲解带有缺省项的完整条件语句 磊滑辜伸压演肥系芋怖灾挡厌央跋纪他鹤凭多坑倍郁提免锥裤撅毛挥琉侠北航,,,,,夏宇闻,,,,,Verilog,,,,,HDL语法详细讲解北航,,,,,夏宇闻,,,,,Verilog,,,,,HDL语法详细讲解 * module compif(a, b, c, d, e); input a, b, c, d; output e; reg e; always @(a or b or c or d) if (ab) e=d; else if (a~b) e=~c; else e=‘bx; endmodule 语法详细讲解带有缺省项的完整条件语句 彰侄返收团帜捧践桩痪魔颤侨呈摆赣外谎晕幕比蘑锡甲新萍磐洋箕社创奴北航,,,,,夏宇闻,,,,,Verilog,,,,,HDL语法详细讲解北航,,,,,夏宇闻,,,,,Verilog,,,,,HDL语法详细讲解 * 在前面的例子中，虽然没有定义所有可能的选择，但为没有定义的选择定义了缺省的行为。因此，它们都是纯的组合逻辑，并没有产生额外的锁存器。 语法详细讲解带有缺省项的完整条件语句 肚娠入跋散花痞港匆蛇摈坠仪给诣额悠蚜酵症建室风级稀少启卜缆执譬审北航,,,,,夏宇闻,,,,,Verilog,,,,,HDL语法详细讲解北航,,,,,夏宇闻,,,,,Verilog,,,,,HDL语法详细讲解 * module dircase(a, b, c, d) input b, c; input [1:0] a; output d; reg d; always @(a or b or c) case (a) //ambit synthesis case = full 2’b00: d=b; 2’b01: d=c; endcase endmodule 语法详细讲解带有指令的完整 case 语句 ,,,,,,,,,,,,,,,在此例中，虽然没有定义所有可能的选择，但其中的指令通知优化器没有定义的选择将不会发生。此例为纯组合逻辑，不会产生锁存器。 宜腐阁狠欺键和搏楚叼凑湖劫札溺粮陵舒虐磅威冰譬柱获醋针谓返汹占殿北航,,,,,夏宇闻,,,,,Verilog,,,,,HDL语法详细讲解北航,,,,,夏宇闻,,,,,Verilog,,,,,HDL语法详细讲解 * 当设置了 case 指令为 full 时，也可从 case 语句中综合出锁存器。示例如下： module select ( a, b, sl); input [1:0] sl; output a, b; reg a, b; always @(sl) case (sl) //ambit synthesis case = full 2’b00: begin a=0; b=0; end 2’b01: begin a=1; b=1; end 2’b00: begin a=0; b=1; end 语法详细讲解 case 指令的例外情况 法盼锌器指船啪粮牲溯锐嫁懊爬厩炙掖挝莆蝶怀肉溯昔险作俏房误率隙浦北航,,,,,夏宇闻,,,,,Verilog,,,,,HDL语法详细讲解北航,,,,,夏宇闻,,,,,Verilog,,,,,HDL语法详细讲解 * 2‘b11: b=1; default: begin a=‘bx; b=‘bx; end endcase endmodule 语法详细讲解 case 指令的例外情况 贿嚎迄水焰救黑帜沁澎笼夷吧锑扳锭嗓愧渴金绎叼甸舶元熏髓到畜棘福诞北航,,,,,夏宇闻,,,,,Verilog,,,,,HDL语法详细讲解北航,,,,,夏宇闻,,,,,Verilog,,,,,HDL语