基于FPGA双符号数128位宽位乘法运算器件设计.docVIP

基于FPGA双符号数128位宽位乘法运算器件设计 　　摘 要：文章提出了一种由128位双符号数全加器构成的以时序逻辑移位方式设计的双符号数128位宽位乘法器，此乘法器比与逻辑阵列和加全加器构成的乘法阵列占用宏单元硬件资源少，结构简单，由于使用基于VHDL语言模块化设计和现场可编程门阵列FPGA的电子实现，有利于器件性能的升级与位数扩充，所以本设计具有经济性和实用性两大特性。 　　关键词：FPGA；宽位乘法器；运算器件 　　引言 　　双符号数宽位乘法运算器使用EDA平台软件QuartusⅡ在计算机上制作了基于现场可编程门阵列FPGA的双符号数128位宽位乘法运算器，以组合逻辑电路的观点分析，肯定是使用与逻辑阵列和全加器构成的乘法阵列构成的乘法器工作速度最快，但由于占用FPGA宏单元硬件资源多，难以实现高于128双符号数宽位乘法器。由128位双符号数全加器构成的以时序逻辑移位方式设计的双符号数128位乘法器，占用硬件宏单元资源比较少，运算速度能够满足实际使用要求，具有经济性和实用性两大特性。为了实现128位乘法，通过双符号数全加器先计算一位的位积，然后逐位移位相加，实现了被乘数128位X与乘数128位Y的双符号数宽位乘法。最后乘积是256位包括双符号为两位。 　　1 宽位乘法运算器各个模块的 VHDL源程序设计 　　1.1 128位数据信息选通逻辑门器件模块的源程序XTXXYDFM.VHD 　　LIBRARY IEEE； 　　USE IEEE.STD，_LOGIC，1164.ALL； ENTITY，XT XXYDFM， IS PORT，?（ABIN：IN STD_LOGIC； DIN：IN STD?_LOGIC_XVECTOR （127 DOWNTO 0）， TDOUT：?ZXOUT STD_?XTLOGIC_VECTOR （7 DOWNTO 0））； END； XXYDFM? XTARCHITECTURE ?ART OF XTANDARITH IS BEGINXTPROCESS（ABIN，DIN） XTBEGIN FOR I IN 0 TO 127 LOOP XTDOUT （I）=DIN （I）AND XTABIN； END LOOP；END XTPRZXOCESS；END CVART； 　　1.2 128位双向锁存逻辑器件的源程序SXREG128B.VHD 　　LIBRARY IEEE； 　　USE IEEE.STD_LOGIC_1164.ALL；ENTITY SXXREG128B IS PORT（CLK：INZC STD_LOGIC；CLR：N STD_LOGIC；D：IN STD_LO 　　GIC_VECTZXOR（127 DOWNTO 0） Q：OUT STD_LOGIC_VECTOR（1127 DOWNTO 0））；END REG128B；SXARCHZZXCITECTURE AR 　　T OF REG1286B ISIGNAL R16S：STD_LOGIC_VECTOR（15 DOWNTO 0）；XSBEGINPROCESS （CLK，CLR）BEGINIFCLRTHENR1286S= 　　000000000000000000000000000000000000000000000000000000000 　　0000000000000000000000000000000000000000000000000000；ELSIF CLKEVENT AND CLK = 1 THEN ZCSXR1127S（127 DOWNTO 0）=R1276S（127 DOWNTO 1）；R16S（15 DOWNTO 7）=D； END IFEND PROCESS Q=R16S； END CVART； 　　1.3 128位单向右移移位逻辑寄存器器件的源程序YYSREG8B.VHD 　　LIBRARY IEEE； 　　USE IEEE.STD_LOGIC_1164.ALL； ENTITCVY YYSRXEG8B ISPORT （CLK：IN STD_LOGIC； LOAD ：IN STD _LOGIC BIN：IN STD_LOGIC_VEZXCTOR（7DOWNTO 0）；QB：ZXOUT STD_LOGIC）；END YYSREXG8B； ARCHITECTUZZXCREYY ART OF SREG8B IS YYSIGNAL YYREG128B：STD_LOGIC_VECTOR（127 DOWNTO 0）； YYBEGIZCNPROCESS （CLK，LOAD） BEGIN IF CLKEVENT AND CLK=1 THENIF LXOAD=1 THEN REG1278=DIN； ELSE XRE