基于FPGA和BWDSP100 Link口源同步时序约束.docVIP

基于FPGA和BWDSP100 Link口源同步时序约束 　　摘 要：FPGA与BWDSP100高速链路口数据传输，在300MB/s的速率下，FPGA则需要进行SDC时序约束，来确保时序准确无误， FPGA与BWDSP100的Link口属于源同步接口，本文利用TimeQuest时序分析工具对FPGA的LINK口逻辑进行约束，工程应用中6路LINK口能稳定工作在300MB/s的传输速率下。 　　关键词：Link口;时序约束;BWDSP100;FPGA 　　DOI：10.16640/ki.37-1222/t.2015.21.215 　　0 引言 　　 BWDSP100处理器是一款32位高性能数字信号处理器，是38所自主设计和研发，面向雷达信号处理、精确制导武器、电子对抗、通信等领域。在于FPGA实现点对点通信时，采用LINK口实现高速数传。LINK口是一种双速率，源同步接口。在FPGA高速传输的LINK口逻辑设计过程中， SDC约束环节必不可少[1]。FPGA使用的是Altera公司器件，该公司的静态时序分析工具Time Quest功能强大，支持业界标准的SDC约束，能够提供复杂的时序约束和详尽的分析报告。本文所做的约束是在该工具下完成的。 　　1 时序约束方法 　　 FPGA设计平台中的静态时序分析工具（STA）可以获得映射或布局布线后的时序分析报告，通过报告可以明确系统运行的频率。当系统设计简单且频率较低时，可以不加任何时序约束。当设计不能满足运行频率的要求时，根据STA的结果更改设计，添加必要的时序约束条件或者选用更高速度的器件，从而提高运行的最高频率。通过必要的时序约束可以控制逻辑的综合、映射、布局和布线，以减少逻辑和布线延时，实现工作频率的提高。时序约束SDC文件是标准的约束文件，添加约束主要有时钟约束、I/O约束、偏移约束、时序例外约束、多周期约束等[2] 。 　　2 BWDSP100 LINK 口时序约束[3][4] 　　 BWDSP100有8个链路口，分为4个发送和4个接收链路口，每个链路口由8对LVDS（8bits）数据线和3对LVDS控制线构成。链路口在传输数据时，DMA启动信号发出，当正确配置LINK口接收端DMA控制器时，LxACKOUT拉低，通过LxIRQOUT发送“110011”的DMA请求信号，接收端收到来自LxDATOUT[0]32bit控制字，随后LxACKOUT拉高，接收数据。当缓存填满，乒缓存切到乓缓存时，LxIRQOUT信号拉低，兵缓存数据进行并串转换，并发送数据。所有的并串/串并转换、发送与接收工作都严格按照LxIRQOUT/LxIRQIN信号的下降沿同步。在一次接收完成时，LxACKOUT为高则继续接收数据，为低则暂停接收。 　　 （1）发送端逻辑功能及时序约束。在进行约束时，首先对基础时钟进行约束，进入FPGA内部的是150M的DSPCLK随路时钟，LINK口数据率300MHz，时钟周期是6.666ns。约束如下：create_clcok period 6.666?Cname{DSPCLK}[get_ports {DSPCLK}].DSPCLK经PLL产生150M的L0CLKOUT和TXCLK时钟，分别作为随路时钟和发送端模块主时钟。由于发送数据是中心对齐，所以L0CLKOUT频移90度。其约束为：create_generated_clock ?Cname TXCLK -source[get_pins pll|inclk[0]] [get_pins pll|clk[0] 　　 create_generated_clock -name shifted -phase 90 ?Csource [get_pins pll|inclk[0]] [get_pinspll|clk[1]] 　　 create_generated_clock ?Cname L0CLKOUT-source [get_pins pll|clk[1]] [get_ports L0CLKOUT] 　　 当然也可以使用derive_pll_clocks自动识别并约束时钟。对时钟抖动不确定进行约束：set_clock_uncertainty -from {DSP1L0CLKIN} -setup 1.2。也可以使用deriver_clock_uncertainty对时钟不确定进行约束。但是set_clock_uncertainty优先级高，并且同时使用时钟不确定值将叠加。之后对IO延迟进行约束，有两种方式，一种是以FPGA为中心（FPGA Centric），一种是以系统为中心（System Centric）。当FPGA为中心进行约束时需要知道FPGA在数据输入或输出的Skew，而以系统为中心时则需要知道器