基于FPGA多信号合成硬件设计与实现.docVIP

基于FPGA多信号合成硬件设计与实现 　　摘 要： 提出了一种以FPGA为主控芯片、基于DDS技术的多信号合成设计方案，并用硬件实现了该系统。系统主要实现两个功能：首先，实现了输出8路频率、相位和幅度可调的正弦波信号；其次，将8路正弦波信号叠加后输出，完成了多路信号合成的硬件实现。硬件系统由数字逻辑部分和模拟电路两部分组成；数字逻辑部分在Quartus Ⅱ 8.1上设计，并通过Active Serial Programming下载到FPGA的配置芯片EPCS4中，逻辑功能都在FPGA芯片内部完成；该部分控制液晶显示器和键盘，实现对正弦波信号的调制输出；模拟电路部分在Altium Designer Summer 09上设计，应用PCB工艺制作成电路板。模拟电路部分连接数字逻辑部分的输出，完成调制信号的滤波和信号合成。 　　关键词： 信号合成； 数字逻辑； RLC滤波器； DDS技术 　　中图分类号： TN79+1?34； TM935 文献标识码： A 文章编号： 1004?373X（2016）17?0089?04 　　0 引 言 　　信号是信息分析中的重要组成部分，信号与系统密不可分，信号用来测试和验证系统的性能和参数，系统用来对信号进行分析和处理。信号源的主要作用是用在系统开发测试中，普通的信号源，包括函数信号发生器、扫频信号发生器等都不能模拟数字信道中的信号[1?2]。为得到数字系统中的信号，必须采用多信号合成，将数字系统中信号的各个有效分量按原有的相位叠加，模拟数字信道中的信号。本系统设计的多信号合成完成的功能是产生具有离散频率分量的信号，这些信号按要求的相位合成，输出的信号用来模拟大部分任意信号。 　　1 多信号合成方案的选择 　　本系统实现对信号的合成，对信号的精度要求较高，选DDS信号源比较合适[3?4]。信号源中采用DDS技术在当前的测试测量行业已经逐渐成为一种主流的做法[5]；其次，系统的输出频率范围要求在1～2 000 Hz内连续可调，调节精度为1 Hz，频带范围较宽，模拟信号源体积较大，DDS信号源更合适。选择DDS的另一个目的是为了简化片外电路的复杂性，这样便于小型化[6]。虽然DDS成本较高，但随着集成电子技术的发展，集成电路的成本越来越低。本系统采用FPGA完成数字信号处理部分，完全能够完成DDS芯片的逻辑运算。系统使用的是Altera公司的Cyclone II系列的FPGA芯片EP2C8T144C8N。 　　与普通DDS相比，图3电路没有动态计算除法，因此不会产生相对频率误差。其频率精度可以通过计数器计数范围和ROM表函数值个数来调节，在计数器和ROM地址调节器之间加一级加法器还可以调节输出正弦函数信号的相位。然后将8个通道的频率控制字、相位控制字和幅度控制字通过复用器复用，计数器计数值和输出的函数值经过解复用器解复用，并用输出缓存器分别缓存到对应通道，这样就实现了8通道正弦函数DDS。8个通道共用同一个DDS核心，既实现了同步，消除了相对频率误差，又节约了器件资源，简化了系统的逻辑关系。 　　DDS输出的是数字信号，最终要将它转换为模拟信号，数模转换方式的选择也是一个关键。常见的数模转换有脉幅调制和脉宽调制。为充分利用片内资源，简化片外电路复杂性，本系统采用PWM，因为PWM调制部分是数字电路。调制系统选择了PWM必须要考虑时钟问题，EP2C8T144C8N的最高工作频率可以达到200 MHz以上，但本系统逻辑结构较复杂，最终测试结果表明，只有在100 MHz以下系统才能稳定工作。选择90 MHz的工作频率，调制精度为[11 000，]那么DDS时钟信号频率，即载波频率为90 kHz。而基波频率为1～2 kHz可调，载波只是基波的45倍，最高相位精度为8°，载波幅度最大衰减约为66 dB。为了保证调制后的滤波效果和相位精度，必须提高载波频率。受芯片条件的限制，时钟频率不可能再提高，只能将DDS地址计数器采用双边沿触发式计数器，它将载波频率等效为180 MHz，将相位精度提高2倍，将载波幅度衰减提高4倍。双边沿触发式计时器与普通计数器不同之处在于，它是在时钟信号的上升沿和下降沿都做一次计数，它类似于DDR（Double Data Rate）技术。 　　3 外围硬件电路设计 　　3.1 设计思路 　　外围电路主要由两部分组成，即滤波器和模拟加法器，整个电路的所有元器件都做在一块印刷电路板（PCB）上。PCB上的电路有六个模块：键盘、LCD1602液晶显示器、FPGA最小系统板、缓冲器74LS1244、RLC滤波器和模拟加法器。FPGA内部的逻辑运算产生PWM波并输出给RLC滤波器，滤波后的正弦信号传输给模拟加法器。从FPGA芯片出来的信号先经过一个缓冲器74LS244做电流放大