NumberofTestPattern待测电路的输入pin脚数Length-资讯科学系.PPTVIP

High-Speed arithmetic LAB, Dept. CSIE, NPIC 高壓縮率之內建自我測試產生系統之實作 莊作彬 屏東商業技術學院資訊科技系(資訊工程系) 高速運算實驗室 tsobing@.tw 大綱 VLSI 技術發展與 VLSI測試 內建自我測試 (BIST) Column-Matching Method 我們所提出的方法 - Incremental Column-Matching Method 實驗結果 結論 本實驗室目前其他的研究主題 1. VLSI 技術發展與 VLSI測試 Moore’s Law Moore’s Law: scale of ICs doubles every 18 months Growing size and complexity poses many and new testing challenges Moore’s Law Processor Comparison Current Intel Technology VLSI Realization Process Definitions Design synthesis: Given an I/O function, develop a procedure to manufacture a device using known materials and processes. Verification: Predictive analysis to ensure that the synthesized design, when manufactured, will perform the given I/O function. Test: A manufacturing step that ensures that the physical device, manufactured from the synthesized design, has no manufacturing defect. Verification vs. Test Verifies correctness of design. Performed by simulation, hardware emulation, or formal methods. Performed once prior to manufacturing. Responsible for quality of design. Verifies correctness of manufactured hardware. Two-part process: 1. Test generation: software process executed once during design 2. Test application: electrical tests applied to hardware Test application performed on every manufactured device. Responsible for quality of devices. 自動測試設備 (ATE) ATE : Automatic Test Equipment 測試方式為模擬一般使用電路 缺點 速度慢 成本高 什麼是測試訊號? 針對每個待測電路的組成,給予對應的輸入訊號,以期讓測試的fault coverage越高越好. Fault coverage(錯誤涵蓋率) 可測得的fault數/全部的fault數 測試訊號的數目會隨著電路的組成不同而不同 測試樣本的範例 110010----110--01-0….1 101010----110--01-0….1 ………………………… 010100-1110 最直接的方式 根據測試樣本的內容直接產生 優點 最直覺,不需要任何最佳化的處理 缺點 測試樣本數會隨著電路輸入pin腳數成指數的成長 另一種方式:壓縮測試樣本 針對測試樣本的特性, 利用don’t care, 反向, 同信號等, 可以壓縮測試樣本的數目 使用內建自我測試電路以及一些最佳化的方法以壓縮測試樣本! 2.內建自我測試 (BIST) 內建自我測試(BIST) LFSR的介紹 簡單且規律的架構 利用D-FF(D型正反器)及XOR(互斥或閘) 良好的隨機性質 可用多項式描述 LFSR的介紹(續) LFSR的難題 難題 多項式的內容 初始值(seed)的決定 設計問題描述 輸入資料 測試樣本 BIST系統設計目標 高錯誤涵蓋率 低面積 高壓縮率 壓縮率 = 測試所需週期/2Input Input:待測電路之Input數 過去提出的方法