数字时钟（数字逻辑）课程设计报告.docVIP

数字时钟 班级： 学号： 姓名： 指导老师： 提交日期：2011年1月8日 系统简介： 使用VHDL语言编写程序完成数字时钟的功能设计，利用软件进行编译和仿真，最后利用实验箱实现系统。 功能简介： 完成时钟的计时、调整，整点报时等基础功能，完成闹钟的设置、开启和关闭功能，整点报时的开启和关闭功能，完成日期设定和显示功能。 总体结构逻辑框图： 状态图： 各模块电路图及程序： 整体电路连接图： 总控制模块： 时钟脉冲分频元件： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity dc4_1clkdmux is port( clk:in std_logic; clk1,clk4,clk512:out std_logic); end dc4_1clkdmux; architecture clkdmux of dc4_1clkdmux is signal c1:std_logic_vector(9 downto 0); begin process (clk) begin if clkevent and clk=1then c1=c1+1; end if; clk1=c1(9);clk4=c1(7); c