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基于MCML鉴相器设计 　　【摘 要】论文设计了MCML反相器和带复位端的锁存器逻辑电路，基于SMIC 0.18标准CMOS工艺库，用HSpice对所设计的逻辑电路进行了仿真。用所设计的MCML逻?单元设计了鉴相器模块，并进行了仿真。结果表明，与传统的CMOS鉴相器相比，所设计的鉴相器在1GB/s时钟信号、电源电压为1.8V的条件下功耗为1.648mW，有较小的死区和较高的精度。所设计的鉴相器可以用于高速全数字锁相环的设计。 　　【Abstract】This paper introduces the design of MCML inverter and the logic circuit with the reset terminal. Based on SMIC 0.18 standard CMOS process library， the logic circuit is simulated with HSpice. The phase detector module is designed with the designed MCML logic unit， and the simulation is carried out. The results show that compared with the traditional CMOS phase detector， the designed phase detector has a low power consumption and a high precision under the condition of 1GB/s clock signal and power supply voltage of 1.8V， which is less than 1.648mW. The phase detector can be used for the design of high speed digital phase-locked loop. 　　【关键词】MCML；鉴相器；高速；低功耗 　　【Keywords】MCML； phase frequency detector； high speed； low power consumption 　　【中图分类号】TN402 【文献标志码】A 【文章编号】1673-1069（2017）05-0147-03 　　1 引言 　　锁相环广泛地应用于集成电路的设计、通信、雷达、测量等领域。在数字集成电路和便携式的通信工具的设计当中，低功耗是一个重要的设计目标，节省能源，增加电池的使用时间。鉴相器是锁相环中的重要组成部分，用来完成系统输入信号与压控振荡器的反馈时钟信号之间频率和相位的比较[1]。 　　传统静态CMOS电路由于其较大的逻辑输出摆幅以及较高的功耗，在高频应用的领域受到了一定的限制。MOS电流模逻辑（MOS Current Mode Logic，MCML）电路作为MOS电路的一种差分的电路结构，在高频运行时，与传统的CMOS电路相比较，具有功耗较低，电路功耗与工作频率无关，电路抗干扰能力较强等特点[2]。由于MCML电路的逻辑摆幅小，其逻辑转换速度也比传统的CMOS逻辑电路要快。所以在高频电路的设计当中，MCML电路是一种较好的电路模块。 　　鉴频鉴相器是锁相环中的一个较为重要的模块，其工作速度以及功耗对整体电路的性能有着很大的影响。锁相环的相位噪声、抖动、锁定时间等性能跟鉴相器的线性度、分辨率、鉴相带宽、鉴相灵敏度等有着直接的关系[3]。 　　本文第一部分，对MCML的基本反相器电路结构进行分析，得到功耗和频率的关系曲线，根据需求设计MCML逻辑电路，包括与门/与非门、锁存器，列出合适的宽长比，并对单元电路进行仿真分析，在相同的条件下与传统的CMOS单元电路进行延迟和功耗的对比；第二部分，基于SMIC 0.18标准CMOS工艺库，用Cadence Virtuoso设计鉴相器，得出鉴相器的晶体管级电路图；第三部分，用Hspice对所设计的鉴相器进行仿真分析，输入的频率为1GHz，电源电压为1.8V，得到鉴相器的仿真波形，得到鉴相器的功耗。第四部分，总结鉴相器的设计方法，对比所设计的MCML鉴相器和同结构下传统的CMOS鉴相器的性能和功耗等参数。 　　2 MCML反相器 　　MCML反相器电路结构，如图1所示。由三部分组成：上拉负载电阻如图1中RD、下拉开关网络如图1中M1、M2电流源如图1中MS。晶体管M1和M2组成差分对的结构，尾部的晶体管MS工作在饱和区，为反相器提供稳定的开关电流IS。当输入端Vin输入为高电平，输入端Vin-N为低电平的时候，M1导通，M2关断，电流源电流全部流过M1支路