“龙芯杯”第二届-第一次在线培训-20180706.pptxVIP

2018.7.6 第二届系统能力培养大赛 参赛指南 参赛指南回顾 Vivado工具使用 CPU调试方法 功能测试讲解 性能测试讲解 总结与答疑 CPU设计探讨 page 3 参赛指南总结 初阶： 环境：Vivado+交叉编译 任务：CPU，SRAM接口，无仲裁 能力：Verilog，数字逻辑+组成原理+体系结构，FPGA开发（仿真/综合实现） 运行：功能测试（无延迟版本，SoC_sram_func） 中阶： 环境：Vivado+交叉编译 任务：增加总线接口，运行复杂测试 能力：+调试能力 运行：随机功能测试（SoC_axi_func），性能测试（SoC_axi_perf） 高阶： 环境：Vivado+交叉编译+很多（串口软件，flash烧写，tftp…） 任务：基于myCPU向各方向延伸 能力：… 运行：自展示 预赛 决赛 page 4 总结——发布包目录 指导性文档，参考资料 实验箱检测 功能测试，SoC_Lite+SoC_axi_func 性能测试，SoC_axi_perf 高阶参考资料，myCPU运行操作系统 参赛指南回顾 Vivado工具使用 CPU调试方法 功能测试讲解 性能测试讲解 总结与答疑 CPU设计探讨 page 6 Vivado工具使用 实验箱： 原理图 注意LED，拨码开关 0/1定义 FPGA流程： 设计 仿真 综合，布局，布线 下载，实际操作 逻辑分析仪 参赛指南回顾 Vivado工具使用 CPU调试方法 功能测试讲解 性能测试讲解 总结与答疑 CPU设计探讨 page 8 CPU调试方法 仿真方法： 文档 Trace比对机制： 仅用于功能仿真 整体介绍 SoC_sram_Lite SoC_axi_lite 生产Trace Func编译 发布包doc/系统能力设计大赛MIPS基准指令集手册.pdf发 cp0寄存器Status增加BEV位，以便Trace比对通过。 发布包doc/缺少MIPS手册、AXI协议 调错能力很重要 复现错误能力更重要 参赛指南回顾 Vivado工具使用 CPU调试方法 功能测试讲解 性能测试讲解 总结与答疑 CPU设计探讨 page 10 功能测试讲解 功能测试： 89个功能点：91 – 3 (mtc0/mfc0/eret) + 1(soft int) 记忆游戏：仅SoC_axi Func Wait_1s不区分仿真，上板 讲解：拨码开关控制wait_1s 展示 记忆游戏 讲解 展示 Sram接口： 89 * 0.5 Axi接口： 89*1 + 11 page 11 功能测试讲解 Wait_1s 自动获取： SoC通过parameter 指定SIMULATION 上板时，拨码开关控制Wait_1s AXI 随机延迟 伪随机生成，7+16 随机种子,seed_init 延迟长短， 复位时锁定： 无延迟，seed_init[15:0]==16’h00ff 短延迟，seed_init[7:0]==8’hff 长延迟，seed_init[7:0]!=8’hff 上板时，拨码开关控制 随机种子，数码管显示种子 参见confreg.v AXI协议，发起不可撤销 出错 Soc_axi_lite_top指定SIMULATION为1，再上板，确认出错的种子，仿真指定该种子，调错 无法复现，反思！ 参赛指南回顾 Vivado工具使用 CPU调试方法 功能测试讲解 性能测试讲解 总结与答疑 CPU设计探讨 page 13 性能测试讲解 性能测试： 10个小程序 与去年不同： 只有一块AXI RAM AXI RAM固定延迟 使用实际运行时间 计分规则： 以gs132为基准，10个程序实际运行时间，归一化后得到性能分数 去年的计算公式如下，今年的参见 后续发布的性能测试说明文档。 page 14 性能测试讲解 AXI RAM固定延迟： 模拟DDR3访存延迟： aw-b有3拍延迟 page 15 性能测试讲解 AXI RAM固定延迟： 模拟DDR3访存延迟： ar-r有25拍延迟 page 16 性能测试讲解 使用实际运行时间： 最后实现，除了要求功能通过 Implemenation里 WNS不能为负值，TNS/WHS/THS等不关注 编译讲解： 独立编译 联合编译：用于上板 上板时，拨码开关右侧4个拨为 n（1~10）指定运行第n个测试： 设定拨码开关，按复位键 循环次数： 仿真时，循环运行1次 上板时，每个独立测试循环运行10次 参赛指南回顾 Vivado工具使用 CPU调试方法 功能测试讲解 性能测试讲解 总结与答疑 CPU设计探讨 page 18 CPU设计探讨 运算能力+供数能力 CPU高效率： 连续取指数 连续提交数 功能部件空闲情况 访存是瓶颈： 性能测试，AXI RAM 固定测试，fetch