基于VHDL的出租车计费器的设计.docVIP

基于VHDL 的出租车计费器的设计 目前以硬件描述语言（Verilog 或 VHDL）所完成的电路设计，可以经过简单的综合与布局，快速的烧录至 FPGA 上进行测试，是现代 IC 设计验证的技术主流。这些可编辑元件可以被用来实现一些基本的逻辑门电路（比如AND、OR、XOR、NOT）或者更复杂一些的组合功能比如解码器或数学方程式。在大多数的FPGA里面，这些可编辑的元件里也包含记忆元件例如触发器（Flip－flop）或者其他更加完整的记忆块。系统设计师可以根据需要通过可编辑的连接把FPGA内部的逻辑块连接起来，就好像一个电路试验板被放在了一个芯片里。一个出厂后的成品FPGA的逻辑块和连接可以按照设计者而改变，所以FPGA可以完成所需要的逻辑功能。 本设计是一种采用FPGA芯片进行出租车计费器，主要分为分频模块、计量模块、计费模块、控制模块等模块，利用FPGA的可编程性，简洁又多变的设计方法，缩短了研发周期。主要采用了FPGA芯片，使用VHDL语言进行编程，使其具有了更强的移植性，更加利于产品的升级。 一、设计任务与要求 （1）、能够实现计费功能 费用的计算是按行驶里程收费，设出租车的起步价是5.00元，当里程小于3km里时，按起步价收费；当里程大于3km时每公里按1.3元计费。等待累计时间超过2min，按每分钟1.5元计费。所以总费用按下式计算： 总费用=起步价+（里程-3km）*里程单价+等候时间*等候单价 （2）、能够实现显示功能 显示汽车行驶里程：用四位数字显示，显示方式为“XXXX”，单价为km。计程范围为0~99km，计程分辨率为1km。 显示等候时间：用两位数字显示分钟，显示方式为“XX”。计时范围为0~59min，计时分辨率为1min。 显示总费用：用四位数字显示，显示方式为“XXX.X”，单位为元。计价范围为999.9元，计价分辨率为0.1元。 二、设计原理 根据设计要求，系统的输入信号clk，计价开始信号Start，等待信号Stop，里程脉冲信号fin。系统得输出信号有：总费用数cha0 ~cha3，行驶距离km0 ~km1，等待时间min0 ~min1 等。系统有两个脉冲输入信号clk_750k、fin，其中clk_750k将根据设计要求分频成13hz、15hz和1hz分别作为公里计费和超时计费的脉冲。两个控制输入开关start、stop；控制过程为：start作为计费开始开关，当start为高电平时，系统开始根据输入的情况计费。当有乘客上车并开始行驶时，fin脉冲到来，进行行驶计费，此时的stop需要置为0；如需停车等待，就把stop变为高电平，并去除fin输入脉冲，进行等待计费；当乘客下车且不等待时，直接将start置为0，系统停止工作；价格开始归为起步价5.00元。 整个设计由分频模块、计量模块、计费模块、控制模块等四个部分组成。 其中计量模块是整个系统实现里程计数和时间计数的重要部分；控制模块是实现不同计费方式的选择部分，根据所设计的使能端选择是根据里程计费还是根据等待时间计费；同时设计通过分频模块产生不同频率的脉冲信号来实现系统的计费。计量模块采用1HZ的驱动信号，计费模块采用13HZ、15HZ的驱动信号；计量模块每计数一次，计费模块就实现13次或者15次计数，即为实现计时时的1.5 元/min、计程时的1.3元/km的收费。组成框图如下所示： 三、各个模块设计分析 （2）分频模块 由于试验箱上没有13hz和15hz的整数倍时钟信号，因此我们采用频率较大的750khz进行分频，以近似得到13HZ、15HZ和1HZ的时钟频率。本设计中通过以上三种不同频率的脉冲信号实现在计程车在行驶、等待两种情况下的不同计费。模块元件如下： （2）计量模块 计量模块主要完成计时和计程功能。 计时部分：计算乘客的等待累积时间，当等待时间大于2min时，本模块中en1使能信号变为1；当clk1每来一个上升沿，计时器就自增1,计时器的量程为59min，满量程后自动归零。 计程部分：计算乘客所行驶的公里数，当行驶里程大于3km时，本模块中en0使能信号变为1；当clk1每来一个上升沿，计程器就自增1,计程器的量程为99km，满量程后自动归零。元件框图为： 计量模块仿真波形为： 由波形可知，Start置1程序始终处于计费状态，当fin脉冲到来时k0和k1进入计程状态，且k0每次满9就向k1进位，超过3km时en0就变为高电平；同理，当stop由0置为1时开始由计程进入等待状态，fin脉冲归为0里程计数停止，等待时间开始计时，m0每次满9就向m1进位，超过2min时en1就变为高电平。 （3）控制模块 本模块主要是通过计量模块产生的两个不同的输入使能信号en0、en1，对两个分频模块输出的13HZ、15HZ