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HDL行为模块的功能 行为模块： - 用于系统分割时验证各部分的功能指标分配 是否合理； - 在仿真时可用于替代与所设计电路系统相连 接的现成可购得的外围电路； - 用于产生测试信号和数据输入到所设计电路 系统并接收它的应答信号和输出以验证其功 能。 * HDL可综合模块的功能 可综合模块： - 想要设计的用硬线逻辑构成的电路系统； - 由基本的逻辑器件为基础所构成的各种层次 的结构模块； - 综合器能理解并能将其编译为门级逻辑的模 块； - 对一般的综合器而言，单纯的RTL级Verilog HDL模块以及 RTL 和结构型混合HDL模块。 * 为什么Verilog能支持大型设计 Verilog 语法支持多层次多模块设计： - 用 `include 宏指令可以在一个模块中包含多个模 块； - 在一个模块中可以用实例调用别的模块中定义的 电路结构，构成多层次模块； - 在一个模块中可以用多个任务和函数来表 达复杂 的状态机和结构； - 一个设计项目往往由一个顶层测试模块和多个可 综合模块和若干个外围接口模块构成。