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战胜CMOS Scaling研究挑战半导体业发展方向 　　摘要：不论是过去、现在还是未来，系统需求的增长都推动着硅半导体技术的发展。过去的40年中，如摩尔定律[1]所描述，晶体管在CMOS Scaling理论[2]的引导下，密度和性能方面持续化和系统化增长，从而成为硅半导体技术进步中的一个极为成功的工艺技术。当半导体行业演进到45纳米节点或更小尺寸的时候，硅CMOS器件的Scaling将引发巨大的技术挑战。其中两大挑战是不断增长的静态功耗和不断增长的器件特性的不一致性（variability）。这些问题来源于CMOS工艺快要到达原子理论和量子力学所决定的物理极限。它们常常被作为摩尔定律将被“打破”或是CMOS Scaling行将终止的论据。 　　为了解决这些挑战，业界提出了以下3种主要方法：通过材料和器件架构的创新来扩展硅的Scaling；通过由硅通孔组成的三维结构来提高集成度和使用芯片堆叠技术增强功能和并行性；探究后硅时代CMOS的创新，这涵盖基于迥然不同的物理规律、新材料和新工艺的全新纳米器件，比如自旋电子学、碳纳米管、纳米线缆和分子结构。 　　 　　1. CMOS Scaling所面临的挑战 　　 　　在过去的5年中，芯片功耗和功耗密度已经逐渐形成一项重大的挑战。导致功耗难题出现的原因包括器件密度和器件参数变差的增加、亚阈值漏电电流和栅隧道电流的增加以及器件温度的上升。空间和时间工艺参数偏差引起的时延变化，以及电压和温度的变差给时序精度带来了巨大的挑战。因为无法减小栅绝缘层的厚度，所以无法进一步减小通道长度，并导致在常见器件现象的控制方面出现危机，比如静电泄漏、短沟道效应和漏极电压导致的势垒降低。因为无法进行这样的Scale，所以动态和静态功耗的不断增加不可避免。幸运的是，如图1所示，不久的将来将引入的高k值栅介质和金属栅可以将栅绝缘层隧道效应减小数个数量级，从而彻底革新器件长度的Scaling。 　　解决功耗问题的一个手段是降低工作电压[3]。电源电压的降低可以减小动态和静态功耗，但因为在深亚微米CMOS中非常强调过载，所以要想在电压降低的情况下正常工作，就需要增加电力配送和调制的复杂性。不过，必须使用总体系统吞吐量而非GHz数来评估新CMOS的性能。图2显示，通过降低工作电压（Vdd）可以大大提高效率。 　　如果能够对功耗进行管理，那么不一致性将成为Scaling的终极限制。随着CMOS向25纳米节点演进，在超小反相区[4]的适当位置加入掺杂剂所产生的随机阈值变差将会导致超过100 mV的阈值变差，如图3所示。另外，设计导致的工艺邻近效应、器件密度导致的加载效应和栅线条边缘粗糙度都会增加变差。从技术层面上看，在过去的5年中，光邻近校正（OPC）和分辨力增强技术（RET）都在努力减小这些效应，但未来将要求在工艺工程师、电路设计师和EDA开发人员之间进行更紧密的合作。 　　 　　2. 器件和材料创新 　　 　　虽然提高CMOS器件性能的难度越来越大，但锐意创新的CMOS设计人员仍然不断地取得成功。很多技术已经令CMOS器件性能得到了相当可观的提升，其中包括应变感应迁移率增强（strain-induced mobility enhancement）（表1）、使用不常见晶体定向硅（silicon in unusual crystal orientations） （图4）以及通过新的器件结构来改进器件的静电属性。[5]30纳米以下的器件将很可能需要使用高k值栅介质和金属栅来减小栅漏电，同时使用其它的掺杂技术来实现更薄和更陡峭的结，另外还很可能需要使用不同的器件结构。 　　 　　3. 子系统集成 　　 　　内存性能优化仍是很多系统面临的一个挑战。更好的片上内存分级体系正在变得越来越常见，包括使用第3级片上L3高速缓存。这一高速缓存必须很大和很密，拥有高带宽和足够低的延迟。嵌入式DRAM（eDRAM，见图5）可以满足这些标准，而且可以满足未来要求越来越高的L2应用的标准。与SRAM相比，eDRAM的待机功耗低6-8倍，密度高3-4倍，并大大降低了软故障率[6]。通过eDRAM，我们可以将高密度和极高带宽DRAM的优势与使微处理器成为系统有机组成的技术整合在一起。IBM 蓝色基因/L超级计算机很好地说明了这种增加SoC集成度的方法。 　　如果能够通过公差控制、降低静电泄漏和有效的低功耗电路拓扑将功耗控制在足够低的水平，那么就可以使用三维集成电路（纵向堆叠有源器件层）将每单元性能提高到更高的水平。图6显示了预期未来可以通过硅载体和三维集成电路（3D-IC）实现的互连密度，预期其性能和功耗将显著优于二维设计[8]，其中的很多优势源自堆叠层电路设计中线路长度分布的减小，这种减小反过来帮助降低了这些设计的