ic版图与非门实验报告foas72rr.docVIP

实验报告 《集成电路版图设计》 ----------------双与非门版图设计 班 级： 实验名称： 双输入与非门 指导教师： 姓名学号： 　实验时间： 2011.5.20 一、设计过程 1、进入linux系统，打开新建终端，进入cadence软件界面。 命令：开启证书文件：lmli 打开cadence：icfb 打开calibre：clmli 　建库，步骤如下图所示：File-New-Library，新库命名为nand，点击OK。 选择0.18的工艺库为我们新库的类型，点击OK，此时我们的库就建好了。 在所建的库里新建一个cellview。 新建cellview步骤：File-New-Cellview,。 绘制原理图： 图一 电路原理图 2、生成版图：点击Launch—Layout XL就会弹出版图窗口版。 3、选择左下方第一个图标，将原理图中的元器件调入版图中 4、开始绘制版图，考虑匹配问题 图二 版图的绘制 三、验证过程 下面进行drc验证，点击Rules选择Calibre下拉菜单中的calibre.---drc，设置如下： 图三 DRC仿真 点击图三中的Run DRC，运行之后，得到结果如图：图中的四个错误是所用金属覆盖面积不够的问题，可以不必考虑。 图四 DRC验证结果 下面进行LVS验证，选择TSMC库文件中的LVS规则，参数设置如下： 图五 LVS验证 运行结果如下：右方出现两个可爱的笑脸，则说明验证通过。 图六 LVS验证结果 四、结论： 画出原理图之后，通过自动调用元器件，自动添加到版图设计的窗口中，并按照tsmc库的工艺要求进行连线，考虑到面积的大小，以及电路匹配的问题，选取最优的布局。 版图绘制完成之后，对版图进行DRC验证，通过DRC验证窗口提示的错误信息列表返回对版图进行修改。最后使得版图DRC验证时只提示因为金属引线的密度问题的错误提示。 最后进行LVS验证。并根据LVS反馈窗口对版图进行修改，最后LVS验证通过时会有一个笑脸的提示。 五、心得体会： 这一次画的与非门电路的版图，总体上电路比较简单，但是在版图的绘制过程之中还是要细心，注意工艺的最小线宽或者最小的距离的要求。 画图过程很考验耐心与细心程度，一不小心就要出差错。所以在绘制过程中要细心。 在版图的布局中要注意布局的要求，尽量能够减小面积。若果是大型的电路中的一个模块的话，则要综合考虑引线的布局。 通过这一次的实验，让我基本掌握了版图绘制的基本步骤，在绘制过程中应该注意的工艺要求，以及DRC，LVS验证的方法。