Verilog语言的可综合性.docVIP

V e r i l o g 语言的可综合性 可综合的Verilog HDL 语句都是V e r i l o g H D L 标准( I E E E 1 3 6 4 ) 的一个子集，并且因所用工具不同而异。 在设计中不能采用不可综合的语句 ( 测试代码除外) 。 下面我们讨论一下大部分综合工具都支持的语句，具体到某种工具的特性还要查看说明文档。 对于数据类型、运算符、赋值语句、基本门级元件等的可综合性问题，因为都有固定的规定，这里就不多讨论了。 组合逻辑和时序逻辑的可综合性: 用a s s i g n 语句对w i r e 型变量进行赋值， 综合后的结果是组合逻辑电路。用a l w a y s @ ( 电平敏感变量表) ，即电平敏感的a l w a y s块描述的电路综合后的结果是组合逻辑电路或电平敏感的锁存器， 此时，a l w a y s 块内赋值语句左边的变量是r e g或i n t e g e r 型，块中要避免组合反馈回路，每次执行a l w a y s 块时， 在生成组合逻辑的a l w a y s 块中被赋值的所有信号必须都在敏感电平列表中列出，否则在综合时将会为没有列出的信号隐含的产生一个透明的锁存器，这时综合后的电路已不是纯组合电路了。用 a l w a y s @( p o s e d g e c l o c k ) 或