时序电路vhdl设计时序逻辑部分.pptx

第五章 第三讲;组合逻辑电路设计;实体 (A,B,C);实体描述;ARCHITECTURE a OF entity_name IS SIGNAL signal_name: STD_LOGIC; BEGIN -- VHDL语句； -- 逻辑电路描述，输入输出的逻辑关系描述； END a; ;VHDL参考书;（1）三态输出电路 （2）比较器 （3）数据选择器 （4）编码器 （5）译码器 ;（1）三态输出电路(1位);library ieee; use ieee.std_logic_1164.all; entity triout is port (A: in std_logic; en: in std_logic; B: out std_logic); end triout;;architecture behave of triout is begin B = A when en=1 else Z; end behave; --注意此处的“Z”要大写； ;三态输出电路（多位） ;library ieee; use ieee.std_logic_1164.all; entity triout is port (A: in std_logic_vector(7 downto 0); en: in std_logic; B: out std_logic_vector(7 downto 0) ); end triout;;architecture behave of triout is begin A = B when en=1 else ZZZZZZZZ; end behave; --注意多位时用双引号； ;（1）三态输出电路 （2）数据选择器 （3）比较器 （4）编码器 （5）译码器 ;（2）数据选择器;library ieee; use ieee.std_logic_1164.all; entity mux41 is Port ( A,B,C,D: in std_logic; sel : in std_logic_vector(1 downto 0); Y : out std_logic ); end mux41;;architecture archmux of mux41 is begin Y = A when sel=00 else B when sel=01 else C when sel=10 else D; end archmux; ;8选1 MUX;（1）三态输出电路 （2）数据选择器 （3）比较器 （4）编码器 （5）译码器 ;（3）比较器;Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; ENTITY cmpab IS PORT ( A, B :in std_logic_vector(7 downto 0); AGTB, ALTB, AEQB : out std_logic ); END cmpab; ;ARCHITECTURE a OF cmpab IS BEGIN aeqb= 1 when a=b else 0; agtb= 1 when ab else 0; altb = 1 when ab else 0; END a;;ARCHITECTURE b OF cmpab IS BEGIN process(a,b) begin if AB then agtb=1; elsif A=B then aeqb=1; else altb=1; end if; end process; END b;;（1）三态输出电路 （2）比较器 （3）数据选择器 （4）编码器 （5）译码器 ;（4）编码器;LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY encoder IS PORT(i : IN STD_LOGIC_VECTOR(7 DOWNTO 0);