ASIC设计中时钟偏移分析.docVIP

PAGE PAGE 2 Analysis of Clock Skew in ASIC design Cao Haitao, Zheng Jianhong (Institute for RD of the 3th Generation Mobile Telecommunication Technology of Chongqing Chongyou Information Technology Co.Led, Chongqing 400065, P.R.China ) Abstract: Clock skew becomes more and more important to synchronization circuits in current ASIC design, and it is an increasing concern for high-speed circuit designers. Therefor, it has been a tough challenge to reduce defect of clock skew in designs. In this paper, firstly the generation principle of clock skew is analyzed，and then for solving its disadvantage we propose a approach that we insert diversified buffers in clock trees, in order to balance the clock network. Finally, we analyze how to fix the timing violation of our designs by using useful clock skew. Key words: ASIC design；clock skew；clock tree；setup violation; hold violation; CTS; ASIC设计中时钟偏移分析 曹海涛，郑建宏 （重庆重邮信科股份有限公司3G研究院，重庆 400065） 摘要：目前的ASIC设计中，时钟偏移对同步数字电路的影响越来越大，它也越来越受到高速电路设计者的关注，因此如何解决它给电路带来的不利影响成了设计中的重要挑战。本文分析了时钟偏移的产生机理，然后提出了怎样使用CTS在时钟树中插入不同驱动能力的缓冲器，以平衡时钟网络，最后还分析了如何利用有用的时钟偏移来改善电路的时序。 关键词：ASIC；时钟偏移；时钟树；建立时间；保持时间； CTS； 引言 在一个复杂的片上系统（SoC: System on Chip）中，时钟线的扇出非常大，而且它本身的电容与电阻也是非常可观，这时候可以把时钟线看作是分布式的RC线。用时钟信号控制的触发器，由于触发器离时钟源距离不同，因而时钟信号到达的时间不一样，这种效应称为时钟偏移（clock skew）。在高速专用集成电路（ASIC: Application Specific Integrated Circuits）设计中，clock skew越来越受到设计者的关注，由于越来越小的门延迟，和每个周期用到更少的逻辑门[1]，所以时钟频率变得越来越高，这使得clock skew在ASIC设计中变得更加重要。一般而言，一个系统中流水线级数越多，clock skew导致功能错误的可能性就越大。时钟信号的目标之一是对系统状态的更新进行同步，由于skew的存在，同步会受到影响，这可能导致竞争现象以及错误的发生，因此如何解决它给电路带来的不利影响成了ASIC设计中的重要挑战。 1 clock skew的产生机理分析 在下面这个同步模型（图1）中，由两个组合模块CL（C1和C2）与两个触发器FF（FF1和FF2）构成，并且用七个时序参数来表示： (1) 寄存器的最小和最大传递延时（和）。 (2) 组合逻辑C1的最小和最大延时（和）。 (3) 寄存器FF1与FF2之间互连线的传输延时。 (4) 局部时钟时间，时钟从CLK pin到寄存器FF1, FF2的时间（和）。 如下图所示： 图1 clock skew模型电路 最大传递延时表示输入信号有变化时，最慢的输出信号响应这种变化所需的时间（最坏的情况）。这个延时确定了电路最大的允许速度。一般所说的延时就是指最大传递延时。最小传递延时表示当输入有一个变化时，至少有一个输出开始变化所花费的时间。这个时间通常比最大传递延时小得多，更适合于研究时钟偏移（用