第5章内存储器与存储体系9.pptVIP

第5章 内存储器与存储体系 本章主要内容 5.1 存储器概述 5.2　读写存储器RAM与只读存储器ROM 5.3　存储器与CPU的连接 5.4 80X86的存储器组织 5.5 高速缓冲存储器Cache 5.6 虚拟存储器 5.1 存储器概述 5.1.1 存储器体系结构 1. 高速缓冲存储器 Cache位于主存储器和CPU之间，用于高速存取正在执行的程序和数据，以提高计算机的处理速度。 因此，它的存取速度要求和CPU的处理速度相匹配。 与主存储器相比，它的存取速度快，但存储容量小和位成本较高。 2. 主存储器 是计算机系统的主要存储器，用来存放计算机运行期间的程序和数据。它能和Cache交换数据和指令。 由于CPU要频繁地访问主存，所以主存的性能在很大程度上影响了整个计算机系统的性能。 3. 外存储器 用来存放当前暂不参与运行的程序和数据以及一些需要永久性保存的信息。 外存的特点是存取速度较低、存储容量大和位成本较低。 上述3种类型的存储器形成计算机的多级存储器体系，各级存储器承担的职能各不相同。 其中Cache主要强调快速存取，以便使存取速度和CPU的运算速度相匹配； 外存储器主要强调大的存储容量，以满足计算机的大容量存储要求； 主存储器介于Cache与外存之间，要求选取适当的存储容量和存取速度，使它能容纳系统的核心软件和较多的用户程序。 5.1.2 半导体存储器的分类 5.1.3 半导体存储器的性能指标 1. 存储容量 是指存储器芯片上能存储的二进制位数。 常用到KB (Kilo Byte)、MB (Mega Byte)、GB (Gaga Byte)、TB (Tara Byte)等表示。 2. 存取时间 是指数据写入或读出存储器所需要的时间，一般以ns（纳秒）为单位。 3. 存储周期 是指连续启动两次读或写操作所需间隔的最小时间。 4. 存储器带宽 是单位时间里存储器所存取的信息量，通常以位/秒或字节/秒为度量单位。 带宽是衡量数据传输速率的重要技术指标。 5.2 读写存储器RAM与只读存储器ROM 5.2.1 静态RAM（SRAM） 基本存储位元电路 采用触发器电路构成存储一位二进制信息0或1的基本存储位元电路。 这种触发器一般由六只晶体管组成，如图5-3所示。 2. SRAM存储器的组成 (1) 地址译码器 将用二进制代码表示的地址转换成输出端的选择信号，以便选择所要访问的存储单元。 (2) 存储矩阵 是存储位元的集合，这些存储位元通常排列成矩阵的形式。 (3) 驱动器 驱动挂在各条X方向选择线上的所有存储位元电路。 (4) I/O电路 它处于数据总线和被选用的存储单元之间，用以控制被选中的存储单元读出或写入，并具有放大信息的作用。 (5) 片选与读/写控制电路 对选中的存储单元进行读操作或写操作。 (6) 输出驱动电路 三态输出缓冲器。 3. SRAM存储器芯片实例 5.2.2 动态RAM（DRAM） l. DRAM的存储位元及其工作原理 2. DRAM存储芯片实例 5.2.3只读存储器ROM 掩模式ROM 这类ROM存的数据只能读出，不能改写。 2. 一次编程ROM(PROM) 用户根据需要一次性改写存贮位元中的数据。 3. 多次可编程ROM 有光擦编程只读存储器EPROM和电擦编程只读存储器EEPROM两种类型。 5.3 存储器与CPU的连接 连接时，应考虑以下几个问题： CPU总线的负载能力 当CPU和大量的ROM、RAM一起使用时，必须用接入缓冲器或总线驱动器等方法增加CPU总线的驱动能力。 (2) 存储器与CPU的速度匹配问题 在选择存储器芯片时，就应考虑与CPU速度的匹配问题。当存储器速度跟不上CPU时序时，设计系统时应注意插入等待周期TW。 (3) 存储器地址分配及译码 存储器芯片与CPU地址总线的连接方式，必须满足对这些芯片所分配的地址范围的要求。 确定地址分配后，又有一个存储芯片的片选信号的产生问题，既地址译码电路的设计问题。 5.3.1 存储器地址分配及译码 全译码法 将除片内寻址外的全部高位地址线都作为地址译码器的输入，译码器的输出作为各芯片的片选信号，以实现对存储芯片的选择。 优点：是每片(或组)芯片的地址范围是惟一确定的，而且是连续的，便于扩展，不会产生地址重叠的存储区； 缺点：是全译码法的译码电路比较复杂。 【例5-1】假设CPU的地址总线有20位，现用4片16K×8位存储芯片组成一个64K×8位存储器。若采用全译码法产生片选信号，各芯片的地址范围，如表5-1所示。 2. 部分译码 用除片内寻址外的高位地址的一部分来译码产生片选信号。 缺点：是每片(或组)芯片的地址范围不是惟一