用于系统集成的入式PLD系列.ppt

日程 系统集成的要求 APEX 20K 系列结构概述 增强的嵌入式阵列结构 系统性能的增强 开发工具和设计方法 下一代系统的要求 当今典型的系统设计 100Mb的 8 端口以太网交换机 32bit、33MHz 的PCI总线 5.0V和 3.3V 两种供电电压 I/O 接口标准： TTL和LVTTL APEX 20K: 完整的系统集成 1Gb的8端口以太网交换机 64bit、66MHz的 PCI总线 2.5V和1.8V两种供电电压 I/O接口标准：LVTTL、SSTL-3、 GTL+和LVDS APEX 20K 系列结构概述 APEX 20K 多内核MultiCore? 结构 多内核结构使得百万门规模的 PLD 设计成为可能 容易在设计中集成高效的IP模块 查找表内核:FLEX 6000 模块 乘积项内核:MAX 7000 模块 存储器内核:FLEX 10KE 模块 APEX 20K 系列的特点 0.25μ或者0.18μ基于SRAM的6层金属工艺 10万门到100万门的规模 4,160至 42,240个逻辑单元 53,000至 541,000Bit的片内RAM 416 至 4,224个宏单元 0.15μ的产品计划在2001年问世 200万门的密度 125MHz的系统性能 符合64Bit字长, 66MHz的PCI 总线标准 多内核MultiCore? 嵌入式结构 乘积项内核的速度可达3.9ns 高速双端口RAM 内容可定位存储器 (CAM) APEX 20K系列的特点 4级连续快速通道互连（FastTrack Interconnect?） 布线体系的新水平 功能增强的锁相环 (PLL) 1倍频、2倍频和4倍频可选 支持常见的I/O端口标准 包括LVTTL、 LVCMOS、 SSTL3、 GTL/GTL+和LVDS等标准 多电压(MultiVolt?) I/O 接口 先进的FineLine BGA? 封装 APEX 20K 系列 APEX 20K 系列 APEX 20K 系列的性能 125MHz 的系统性能 符合64Bit字长、 66MHz的PCI总线标准 APEX 20K 系列更省电 功能增强的快速通道互连 4级连续的金属互连结构 APEX 20K系列的 MegaLAB模块 逻辑单元 (LE)的结构 一个4输入查找表（ LUT） 一个D触发器 一个进位链和一个级联链 逻辑阵列快 (LAB)的结构 由10个LE组成 MegaLAB模块 16个 LAB 1 个嵌入式系统块 (ESB) 增强的嵌入式阵列结构 嵌入式系统块 功能增强的嵌入式结构 尤其适于系统集成 乘积项结构的优势 嵌入式乘积项的容量 ESB 实现乘积项逻辑的能力 32个乘积项 16个 可编程D触发器、 16个异或门和16个并行扩展项 可以级联起来实现扇入更多的功能 速度可达3.9ns 嵌入式乘积项的性能 片内或者片外的延迟危害系统的性能 片内集成的乘积项提高系统的速度 嵌入式 RAM 字长可变 每个ESB包含2,048Bit的RAM容量 容易合并起来实现字长更大、单元更多的存储器 双端口 读/写操作相互独立 双端口 FIFO的速度达150MHz 同步操作或者异步操作均可 系统级存储器集成 有效的满足系统级设计对各种RAM功能的要求 包括高速缓存RAM、双端口FIFO和ROM 内容可定位存储器 (CAM) 内容可定位存储器(CAM)实现快速的搜索功能 类似并行比较器的功能 速度比串行 RAM 快一个数量级 从存储器中搜索数据并输出地址 基于APEX 20K器件的 高速 CAM 集成的CAM 极大地提高系统性能 APEX 20K器件中CAM功能模块的特点 ESB支持容量为1Kb的CAM (32 字 x 32 Bit/字) 4.0ns 访问时间 多个ESB级联起来实现大的 CAM容量 CAM 的应用 增 强 系 统 性 能 内置锁相环 Altera的第一个内置锁相环的FLEX 10K 器件于1996年问世 下一代锁相环（PLL）的功能 时钟锁（ClockLock?）同步电路 时钟提升（ClockBoost? ）电路 (1倍、 2倍和 4倍) 扩展时钟频率范围 速度要求 供电电压发展趋势 支持低电压 I/O标准 高系统性能和低供电电压的发展趋势带来对多种低电压I/O 标准的接口要求 APEX 20K －完整的接口方案 在系统设计中用户可以选择I/O 接口标准 设计工具和方法 开发工具的进展 系统级设计的新工具 先进的综合工具 CoreSyn? 层次化综合工具为每个功能模块选择最优的内核 充分利用器件的资源和充分提高设计的性能 高效的IP模块集成 高效地实现复杂的兆功能(Megafunction) 使设计者的效率达到最高 产