毕设-基于DSP的运动目标图像跟踪算法研究与实现-正文-下.docVIP

北京理工大学本科生毕业设计（论文） PAGE 1 第4章 运动目标图像跟踪系统的硬件知识 文档由出行旅游海陆空一体化搜索引擎达达搜 HYPERLINK 分享 4.1 运动目标图像跟踪系统原理 这一章的内容主要以原理框图的形式展现 图4-1 图像跟踪器原理框图 图4-2 图像识别与跟踪子系统原理框图 图4-3 图像信息综合教学实验系统原理框图 4.2 FPGA图像预处理子系统 用户现场可编程门阵列器件FPGA(FildePrgo~bale一Gate~Array)，顾名思义，是一种可由用户根据所设计的数字系统的要求，在现场由自己配置，定义的高密度专用数字集成电路。 FPGA有效的将LSIV/Lsl的门阵列技术的高逻辑密度和通用性与用户现场可编程的设计灵活，上市快捷的特性有效的结合了起来。它具有以下三个主要优点: (1)FPGA的用户现场可编程的特性大大缩短了设计实现的周期; (2)FPGA可以提供比PLD和EPLD器件足够大的有效逻辑容量密度，大大提高了系统设计的工艺可实现性和产品的可靠性。 (3)FPGA可以反复编程，反复使用，可以在开发系统中直接进行系统仿真，降低了成本。 本系统采用的是XLINIX公司Virtxe-E系列FPGA，型号为XCV400E。XCV400E为57万门规模，具有153kb的内存可配置分布存储器和16kb的同步数据块存储器，可存储大量的中间数据、图像行数据和图像卷积数据。 4.3 双口RAM实现数据的传输 双口RAM读写操作灵活方便，具有两个端口进行独立的异步操作的能力，并且其接口电路的设计也比较简单。双端口RAM内一般有一个总线强占优先级比较器，当两边的CPU访问同一存储单元时，较先送出的址的CPU具有优先访问权，而另一个CPU的的址和读写信号将被屏蔽掉。位于FPGA与DSP之间的双口RAM的数据传输过程如图4-4所示。 图4-4 双口RAM数据传输 该系统使用的CY7C057V是低功耗CMOS32Kx36的双口静态RAMs。器件中包含了多种仲裁机制来处理多处理器存取相同数据块的情况。两个端口提供了独立的通行证，在存储器的任意位置读写的异步存取。该器件既可以单独用来作为36-bit双口静态RAMs，也可以多个器件相结合生成72-bit或者更宽的主/副双口静态RAM。 CY7C057V的组成单元包括:32Kx36bit的双口RAM单元、I/0和的址线、以及控制信号(/CE1、/OE、R/ )。这些引脚允许对存储器内部的任意位置进行读写存取。每个端口提供了一个对同一位置空间进行写/读。两个中断()引脚用来控制双口RAM与EMFI接口图到端的通信，它允许端口间或系统间通过信箱的方式进行通信。两个旗语控制引脚用来指定享有的资源。旗语逻辑由8个共享的锁存器组成。任何时候只有一边能够控制锁存器。旗语的控制意味着共享资源在被使用。M/引脚确定器件是主模式(引脚为输出)还是从模式(引脚为输入)。器件还提供了由/CE1，控制的自动电源关闭特征。每个端口还提供了它自己的输出使能控制(OE)，它使得数据能够被从器件中读出。 将双口RAM置于FAPG和DSP之间作为数据缓存器，如图4-4所示的一样，因为通常DSP对双口RAM读操作的速度要高于FAPG对其写图像数据的速度。这样可以使FPGA对双口RAM的写操作连续进行，从而达到数据的实时传送。 图4-5 异步器件的接口连线图 双口RAM与EMFI的接口属于异步接口，其连线如图4-5所示。 4.4 DSP子系统 4.4.1 TMS320C6201 DSP C600O系列DSP不仅运算速度高，而且片内集成了许多外围设备，支持多种工业标准的接口协议，能够提供高带宽的数据I/O能力。 综述 TMS320C6201是一种高性能的数字信号处理器，片内锁相环路(PLL)将外部输入时钟频率乘以2或4，使得其最高的工作频率达到200MHz，每个指令周期为sns，运算速度可达到1600MPIS;硬件上采用超长指令字(VLIW)体系结构，每个周期最多能有8个32bit的指令并行执行(但对硬件资源的使用不能有冲突);两个数据通道，每个通道有4个处理单元，包括2个16bit*16bit的乘法器和6个算术逻辑单元;采用加载存储体系结构，数据依靠32个32bit的通用寄存器进行多数据单元间的传输。 TMS320C6201的片内存储器分为程序区和数据区两个部分，片内程序RAM的容量为64KB，根据分配方式的不同位于不同的的址，可存放16K的32bit指令，也就是2K个256bit宽度的取指包。当片内程序RAM设置为映射模式时，可以利用DMA控制