数字电路逻辑设计第五章 集成触发器教学讲义.pptVIP

数字电路逻辑设计; （2）RD=1 SD=0 输出状态为1，SD低有效 Q=1 称为置一，Set Q=0 （3）RD = SD = 1 Q 和 Q 互锁，保持不变。 这是触发器的特点：当输入处 于某一状态时，输出保持。 （4）RD = SD = 0 不受欢迎的状态，因为： Q = Q = 1 不符合逻辑。 当 RD和 SD同时由 0 变 1 时， 次态不定。 A门延迟小时输出为 Q=1，Q=0 B门延迟小时输出为 Q=0，Q=1;二、基本触发器功能的描述; RD SD Qn