2.5.1 常见的组合逻辑电路设计.docVIP

2.5.1 常见的组合逻辑电路设计 根据逻辑功能的不同特点，可以把数字电路分成组合逻辑电路和时序逻辑电路。常用的组合逻辑电路有3线-8线译码器、8线-3线编码器、七段显示译码器、数据选择器、数据分配器、加法器和数值比较器等。 2.5.1 常见的组合逻辑电路设计 1. 3线-8线译码器 译码器的功能是将输入的二进制代码翻译成对应的高低电平信号。3线-8线译码器输入A2A1A0三位二进制代码，输出Y7～Y0八个输出信号。 EN是控制输入端： 当EN=1时，译码器工作； 当EN=0时，译码器输出全1。 例2-5-1 3线-8线译码器的VHDL程序名是DECODER.VHD，程序描述如下: LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DECODER IS PORT ( A : IN STD_LOGIC_VECTOR( 2 DOWNTO 0) ; EN : IN STD_LOGIC ; Y : OUT STD_LOGIC_VECTOR( 7 DOWNTO 0) ) ; END DECODER ; 例2-5-1 3线-8线译码器的VHDL程序名是DECODER.VHD，程序描述如下: ARCHITECTURE A OF DECODER IS SIGNAL SEL : STD_LOGIC_VECTOR( 3 DOWNTO 0) ; BEGIN SEL(0) = EN ; SEL(1) = A(0) ; SEL(2) = A(1) ; SEL(3) = A(2) ; WITH SEL SELECT Y=WHEN 0001, WHEN 0011, WHEN 0101, WHEN 0111, WHEN 1001, WHEN 1011, WHEN 1101, WHEN 1111, WHEN OTHERS ; END A ; 2. 8线-3线编码器 编码器的功能是将输入的一组高低电平信号翻译成对应的二进制代码。8线-3线编码器输入I7～I0八路信号，输出是Y2Y1Y0三位二进制代码。 S是控制输入端： 当S=1时，编码器工作； 当S=0时，编码器输出 “000”。 例2-5-2 8线-3线编码器的VHDL程序名是CODER.VHD，程序描述如下。 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY CODER IS PORT ( I : IN STD_LOGIC_VECTOR(7 DOWNTO 0) ; S : IN STD_LOGIC ; Y : OUT STD_LOGIC_VECTOR( 2 DOWNTO 0) ) ; END CODER ; 例2-5-2 8线-3线编码器的VHDL程序名是CODER.VHD，程序描述如下。 ARCHITECTURE B OF CODER IS SIGNAL SEL : STD_LOGIC_VECTOR( 8 DOWNTO 0) ; BEGIN SEL = S I ; --S和I合成9位标准逻辑位向量 WITH SEL SELECT Y= 000 WHEN 100000001 , 001 WHEN 100000010 , 010 WHEN 100000100 , 011 WHEN 100001000 , 100 WHEN 100010000 , 101 WHEN 100100000 , 110 WHEN 101000000 , 111 WHEN 110000000 , 000 WHEN OTHERS ; END B ; 例2-5-3 BCD-七段显示译码器的VHDL程序名是DECODER47.VHD，ABCDEFG七个输出信号用数组SEG(0)～SEG(6)表示，程序描述如下。 LIBRARY IEEE;