FPGA直接控ADC对模拟信号进行采样.docVIP

第二章 总体方案设计 2.1 系统方案设计 在以往的A/D器件采样控制设计中，多数是以单片机或CPU为控制核心，虽然编程简单，控制灵活，但缺点是控制周期长，速度慢。单片机的速度极大的限制了A/D高速性能的利用，而FPGA的时钟频率可高达100MHz以上。本设计以高集成度的芯片为核心，进行时序控制、码制变换。具有开发周期短，灵活性强，通用能力好，易于开发、扩展等优点。既降低了设计难度，又加快了产品的开发周期。 基于FPGA的信号采集系统主要有：A/D转换器，FPGA，RS232通信，PC机组成。A/D 转换器对信号进行会采集，A/D 内部集成了采样、保持电路，可有效的降低误差，减少外围电路的设计，降低系统的功耗。A/D在接受到指令后进行采集，FPGA采集控制模块首先将采集到的通过A/D 转换城的数字信号引入FPGA，而后对数字信号送往算法实现单元进行处理，并存于FPGA内部RAM中，再将数据由RS232传送到PC上做FFT,实现对采集信号的时域和频域的显示。 LF398A/D外围 LF398 A/D 外围 电路 时钟 电路 核心控制器 F P G A PC机 SRAM 图2.1.1系统的总体框图： FPGA的设计结构如图2.1.2所示。数字倍频器的倍频输出提供ADC控制器的采样触发脉冲。根据ADC0809操作时序，ADC控制器来实现ADC0809的数据采集操作，采样的时机由倍频器来控制。控制器每控制完成一次采样操作，则停止等待下一个触发脉冲的到来。倍频器每输出一个低电平脉冲，ADC采样控制器的状态机进行一次采样操作。在倍频器的触发控制下，完成被测信号一个基波周期N个点的等间隔采样，同时数字倍频器跟踪输入信号的频率的变化，尽可能地保持N个点的采样宽度正好为被测信号一个周波的宽度。- 时钟分配及各模块的控制：在协调模块工作时，起到很重要的作用。引进晶振产的时钟信号，根据实际需要对起进行倍频或分频，使A/D的采样频率，RAM的读写频率，信号处理实现的核心模块的工作频率一致。 RST CLOCK32MHZ 数字倍频 数字倍频 正弦 方波 CLK2 正弦 方波 时钟模块 CLK0 时钟模块 ADC控制器ADC0809 DIN0…..7 CLK ADC 控制器 ADC0809 LF398数据处理模 块 EOC DOUT0…7 LF398 数据处理模 块 ADD ALE ST RDB EN FPGA 图2.1.2系统具体流程框图 2.2 各功能模块的设计方案 2.2.1 FPGA最小系统板方案设计 FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物[4]。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。 该系统的框图如下：电源模块 电源模块 系统扩展接口下载接口PC端 系统扩展接口 下载接口 PC 端 FPGA FPGA 时钟模块 时钟模块 图2.2.1 FPGA最小系统框图 2.2.2AD模块方案设计 本课题要求对不大于10kHz的任意周期信号进行数据采集，根据奈奎斯特采样定理，AD的采样速率最小应为20kHz，而且要求系统简单可靠。综合考虑，本系统最后选择了adc0809，它具有最高100sps的采样速率，转换时间不大于100us，芯片的控制和外围电路都较为简单，完全满足系统的设计要求。 2.2.3lf398模块方案设计 对变化较慢的模拟信号(即所谓低频信号)在A/D芯片之前可不加采样保持电路。确切的说,若A/D转换器的速度比较模拟信号变化速度高很多倍,我们可将