EA课程设计报告之数字时钟设计.docVIP

电子信息科学与技术 EDA课程设计报告 设计题目： 数字时钟的设计 班 级： 电子1201 姓 名： 农真 学 号： 201203020113 日 期： 2015年1月18日 一、 实验目的 学＞』丼掌握数字钟的原理、设计方法。 二、 实验内容 计数始终由模60秒计数器、模60分计数器、模24小时计数器、报时模块、分，时校定模块及输出 兄示组成，4以采用同步计数器或异步计数器设计方法。 三、实验要求 1、 计时范围为0小吋0分0秒至23小时59分59秒。 2、 采用6个8段数码管分别敁示小时十位，小时个位，分钟十位，分钟个位，秒十位，秒个位。 3、 整点报吋，蜂鸣器响5声，每秒响一声。 4、 校时功能能够单独校分，校时，校秒，用按键控制。 5、 具科清零，启动，停止计数功能，用按键控制。 6、 采用静态扫描方式显示。 四、系统设计方案 1、 整个模块采用一个吋钟，吋钟的频率为?-?秒，用于程序秒的输入。 2、 时分秒皆采用两个位的计数，一位代表十位，一位代表个位。分秒为60进制，时为24进制。个 位逢九向十位进一，秒逢59向分进?-，分逢59向吋进一。 3、 迕小时的子程序里把两位小时数转换成一位数作为报时程序的输入。 五、主要VHDL源程序 主程序：主要将建好的模60秒计数器、模60分计数器、模24小时计数器、报时模块、分，时校定模 块，译码模块连接起来。用的是端口映射方式。 library ieee; use i eee. std_]ogi c_l164. al1; use ieee.std_]ogic_unsigned. al1; use ieee.std_logic_arith. all; entity time1 is --generic (N: integer ??二60 ); port ( elk:in std_logic; reset:in std_logic; stop:in std^logic; clock_out:out std_logic; min_add:in stdlogic; houradd:i n std_logic; secout_l:out std_logic_vector(6 downto 0); secout_2:out std logic vector(6 downto 0); min_out_l:out std_logic_vector(6 downto 0); min out 2:out std logic vector(6 downto 0); hour_cout_l:out std_logic_vector(6 downto 0); hour cout_2:out std_logic_vector(6 downto 0) ); end entity timel; architecture xtimel of timel is —60s component secoud i s port ( ? 9 ? t.9 9o o t t ? 9 ? t. 9 9 o o t t 5 o t o ); end component secoud; —60m i n component minute is port ( enmin:in std_logic; reset:in std_logic; min_out1:out integer range 0 to 9; min_out2:out integer range 0 to 9; --0 to 5 en_hour:out std_logic ); end component minute; -24hour component hour is port ( en_hour: in std」ogic; reset:in std_logic; hour_coutl:out integer range 0 to 9; hour_cout2:out integer range 0 to 9 一一0 to 2 ); end component hour; 一一yima component decode dis is port ( din:in integer range 0 to 9; dout :out std」ogic_vector (6 downto 0) ); end component decoded! —huomen component or_2 is port ( a:in std_logic; b: in std logic; c:out stdlogic ); end component or 2; -di vstop component div_stop is port ( elk:in stdlogic; stop:in std