十二有限状态机FSM-国立中央大学.PDFVIP

國立中央大學通訊工程系 數位邏輯實驗課程講義 copyright@2011 NCU/CE 實驗十 二 ：有限狀態機 ( FSM ) 一. 實驗目的： 了解Finite State Machine ( Moore Mealy )的原理及其應用 。 二. 實驗原理 有限狀態機 ( FSM ) 又稱為有限狀態自動機或簡稱狀態機， 是表示有限個狀態以及在這些狀態之間的轉移和動作等行為的數 學模型。常分為兩種類型： 1. Moore Machine ：此種狀態機的輸出電位只與目前所處的狀態 有關，而與輸入訊號無立即的關係。 2. Mealy Machine ：此種狀態機器的輸出電位不只與目前所處的狀 態有關，而且與輸入訊號也有關聯。 EX ： Any input sequence ending in 101 will produce an output Z=1 coincident with the last 1. The circuit does not reset when a 1 output occurs. Moore 12-1 國立中央大學通訊工程系 數位邏輯實驗課程講義 copyright@2011 NCU/CE Mealy Input Output X Output FSM Clock 三.實驗步驟： 依照附錄的 VHDL code 在 Modelsim 上執行並驗正Moore 與Mealy 狀態機的原理。 四. 問題與討論： 1. Any input sequence ending in 0 101 will produce an output Z=1 coincident with the last 1. The circuit does not reset when a 1 output occurs. 12-2 國立中央大學通訊工程系 數位邏輯實驗課程講義 copyright@2011 NCU/CE 五. 附錄： Moore code library IEEE; use IEEE.std_logic_1164.all; entity moore is port( clk : in std_logic; reset : in std_logic; x : in std_logic; z : out std_logic ); end moore; architecture arch_moore of moore is type state is (s0 , s1 , s2 , s3); signal present_state : state; signal next_state : state; signal sclk : std_logic; begin process(clk , reset) begin if reset = 0 then present_state = s0; elsif clk event and clk = 1 then present_state = next_state; end if; end process; process(x , present_state) begin case