高速低功耗SAR ADC的设计与实现-微电子学与固体电子学专业论文.docxVIP

摘要摘要 摘要 摘要 在科学技术快速发展的今天，人们需要处理的信息越来越多。数字信号处 理方式相对于模拟信号处理方式，有着更高的可靠性以及需要更低的成本，以 至于数字信号处理己成为信号处理的主流方式。然而自然界中的物理信号，诸 如声音、力、温度、光、电等信号，都是模拟信号。故而若想要利用数字信号 处理方式来处理这些模拟信号，就需要先将模拟信号转换成数字信号。如此， 模拟信号到数字信号的转换接口——模数转换器(Analog—to—Digital Converter, ADC)登上舞台，并起着关键性的作用。ADC的种类很多，它们的优势及适用 的场合各不相同。在无线通信网络及数字电视等对ADC速度、精度要求不是特 别高的领域，逐次逼近型ADC(SARADC)因其面积小、功耗低等特性而占据 优势。近年来，随着CMOS工艺的不断精进，芯片的集成度越来越高，但同时 要求的工作电压也越来越低，这就使得模拟集成电路的设计难度不断增加。同 时对低功耗的要求，特别是对移动设备中的芯片功耗要求，也越来越高。 本文的主要研究目标是设计一款速度、精度及功耗折中较好的ADC。基 于前人的工作，本文改进设计了一款10比特50MS／s采样率，功耗为180tzW 的异步SAR ADC。为了提升速度，本文采用了子分区法的实现方式，将ADC 分为粗量化器(Coarse ADC，简记为CADC)和细量化器(Fine ADC，简记为 FADC)两个部分。对于较高精度的SAR ADC来说，反馈数模转换器(Digital． to—Analog converter,DAC)延时成为整个ADC工作速度的主要限制因素，而导 致DAC延时大的主要原因是其最高几位的大电容需要很长的时间来充放电。 通过子分区法实现的SAR ADC，输出高位部分和低位部分的转换电路相对独 立，从而可以避免传统结构中DAC大的延时对整体速度的影响。与现有子分区 ADC不同的是，本文设计中CADC和FADC都选择了相对于其他ADC结构有 更低功耗的SAR结构来实现，而没有选用Flash结构。对于FADC，其反馈数 模转换器(DAC)综合了多种技术，包括分段式电容阵列、单调开关切换方式 和增加冗余位等，以提升其速度和降低功耗。而对于CADC，则选用了多比较 器的SAR结构来实现。因为多比较器结构的SAR ADC几乎不需要什么数字控 制逻辑，从而CADC的转换速度基本上只由比较器延时及DAC延时决定；同 时，数字逻辑功耗也可以大大降低。 设计在TSMC 130nm CMOS工艺下完成并成功流片，测试结果表明本设计 在lV电源电压下，采样速度可以达到50MS／s，相应的信噪失真比(Signal to Noise and Distortion Ratio，SNDR)为51．6dB，功耗为186#W，计算得到的优 值(Figure ofMerit，FoM)为12 fJ／Conv．一step。芯片核心面积为0．045 nllTl2。 关键词： 逐次逼近，模数转换器，高速，低功耗，子分区法 万方数据 ABSTRACTABSTRACT ABSTRACT ABSTRACT With the rapid development of science and technology nowadays，information that need handle become more and more．With higher reliability and need lower costs when compared with analog signal processing，digital signal processing has become the main— stream of the signal processing methods．Physical signals in the nature，such as sound， force，temperature，light，electricity,etc，however,are analog signals．So if you want to use digital signal processing method to deal with these analog signals，you need to con- vert these analog signals into digital forms first．So，the analog signal to digital signal conversion interface，analog-to—digital converter(ADC)appeared，and play a key role． Ther