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常用数字处理算法的Verilog实现 1．加法器的Verilog实现 串行加法器 组合逻辑的加法器可以利用真值表，通过与门和非门简单地实现。假设 和 表示两个加数， 表示和， 表示来自低位的进位， 表示向高位的进位。每个全加器都执行如下的逻辑表达式：? 这样可以得到加法器的一种串行结构。因此，式(2.1)所示的加法器也被称为串行加法器。如图2-20给出了一个4位串行加法器的结构示意图。 ?图2-20 串行加法器的结构示意图 在无线通信的信号处理中，常常要用到多位数字量的加法运算。如果用串行加法器实现，速度较慢，而并行加法器就能满足要求，并且结构并不复杂。现在普遍使用的并性加法器是超前进位加法器，只是在几个全加器的基础上增加了一个超前进位形成逻辑，以减少由于逐步进位信号的传递所造成的时延。图2-21给出了一个４位并行加法器的结构示意图。 图2-21 串行加法器的示意图 在4位并行加法器的基础上，可以递推出16位、32位和64位的快速并行加法器。 流水线加法器 在使用了并行加法器后，仍旧只有在输出稳定后才能输入新的数进行下一次计算，即计算的节拍必须大于运算电路的延迟；此外，许多门级电路和布线的延迟会随着位数的增加而累加，因此加法器的频率还是受到了限制。但如果采用流水线，就有可能将一个算术操作分解为一些小规模的基本操作，将进位和中间值存储在寄存器中，并在下一个时钟周期内继续运算