基于pxie总线的高速串行背板设计-测试计量技术及仪器专业论文.docxVIP

万方数据 万方数据 HIGH-SPEED SERIAL BACKPLANE DESIGN BASED ON PXIE BUS A Thesis Submitted to University of Electronic Science and Technology of China Major: Measuring and Testing Technology Instruments Author: Hainan Li Advisor: Yongle Xie School: School of Automation Engineering 独创性声明 本人声明所呈交的学位论文是本人在导师指导下进行的研究工作 及取得的研究成果。据我所知，除了文中特别加以标注和致谢的地方 外，论文中不包含其他人已经发表或撰写过的研究成果，也不包含为 获得电子科技大学或其它教育机构的学位或证书而使用过的材料。与 我一同工作的同志对本研究所做的任何贡献均已在论文中作了明确的 说明并表示谢意。 作者签名： 日期： 年 月 日 论文使用授权 本学位论文作者完全了解电子科技大学有关保留、使用学位论文 的规定，有权保留并向国家有关部门或机构送交论文的复印件和磁盘， 允许论文被查阅和借阅。本人授权电子科技大学可以将学位论文的全 部或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫描 等复制手段保存、汇编学位论文。 （保密的学位论文在解密后应遵守此规定） 作者签名： 导师签名： 日期： 年 月 日 摘要 摘 要 如今 IT 行业日新月异，飞速发展，随之带来的是数据吞吐量的急剧升高。大 数据，大存储将成为未来数据通信的主流，建立快速、大容量的数据传输通道将 成为电子系统的关键。随着集成技术和互连技术的发展，新的串口技术，芯片技 术不断涌现，为实现高速电路的可靠互连，满足高速率的数据传输提供了前提。 出于对高速率的不断追求，高速信号在电路板上传播时，会不可避免地产生许多 信号完整性问题。如何处理好这些由于高速互连产生的信号完整性问题，是如今 设计者在进行高速电路互连设计时面临的一个严峻挑战，也是当前高速电路设计 遇到的主要困境。 本课题研究了 PXIe 高速背板的特性，并对其进行了信号完整性问题分析。 本文中首先概述了高速电路理论和信号完整性知识，接着介绍了高速电路设计中 常见的一些信号完整性问题，并对它们的形成机理进行了分析。然后介绍了 PXIe 高速背板的设计与仿真，对仿真结果做了详细分析。最后通过系统联调，对所设 计的高速背板进行功能验证，并给出了实验结果。 本文的研究重点是 PXIe 高速背板的设计与仿真。研究了高速电路中的信号 完整性问题，并概述了信号完整性问题的分析方法。设计部分采用业界领先的 EDA 设计工具 Cadence 进行原理图绘制和 PCB 布局布线，仿真部分利用业界先 进的 Ansoft 系列仿真工具，给出了仿真结果和分析总结。通过对背板的原理设计， 模拟仿真和结果分析，本文总结了高速背板设计过程中遇到的信号完整性问题及 其解决方法或措施。 关键词：高速互连，信号完整性，背板，仿真 I ABSTRACT ABSTRACT Today, IT industry crackles with the dynamics of change and develops very quickly. Big data and large storage will become the mainstream of data communication in the future, creating a fast, large-capacity data transmission channel becomes the key of the electronic system. The integration technology and interconnection technology develop rapidly in recent years, new serial technology, chip technologies are emerging, which provides a premise for the realization of high-speed circuit and reliable interconnection to meet the high-speed data transmission. For constant pursuit of high-speed, lots of signal integrity problem