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第2章 CPLD与FPGA工作原理简介 PLD： Programmable Logic Device 引论 PLD的思想来自PROM 3、时序电路剖析 2.1 电路符号与简化符号 一、电路符号 :原理图输入用常用符号描述 二、结构介绍用的简化符号 2.2 PROM工作原理 1、地址译码器： 2、存储矩阵 3、PROM的PLD框图 早期有人用ROM做数字电路。以4x2PROM为例，说明可将PROM当PLD使用。 阵列点文件 2.3 PLA 两者在大部分实际应用中，可实现相同的逻辑功能。 2.4 PAL 时序电路的实现： 缺点： 2.5 GAL 优点： B、寄存器模式组合输出双向口结构 B、组合输出双向口结构 B、输出反馈结构 2.6 CPLD结构与工作原理 二、宏单元： 2、乘积项选择矩阵 3、并行扩展乘积项 4、可配置寄存器：可单独编程为带有可编程时钟控制的D、T、JK或SR触发器，也可将寄存器旁路，实现组合逻辑方式。 三、逻辑阵列块[LAB] 2.7 FPGA结构与工作原理 FPGA即现场可编程门阵列(Field Programmable Gate Array) 二、逻辑阵列块LAB(Logic Array Block) 1、逻辑单元LE 1）、查找表LUT原理 Look Up Table，是FP