veri山loghdl简单计算器设计.docVIP

PAGE PAGE 1 目 录 TOC \o 1-3 \u 第一章 设计目的及任务要求 PAGEREF _Toc313454118 \h 1 1.1 设计目的 PAGEREF _Toc313454119 \h 1 1.2 设计任务 PAGEREF _Toc313454120 \h 1 1.3 课设要求 PAGEREF _Toc313454121 \h 1 第二章 设计思路 PAGEREF _Toc313454122 \h 2 2.1 设计总体框图 PAGEREF _Toc313454123 \h 2 2.2 设计原理 PAGEREF _Toc313454124 \h 2 2.2.1 计算其原理 PAGEREF _Toc313454125 \h 2 2.2.2 数码显示原理 PAGEREF _Toc313454126 \h 2 2.2.3 八位数码管扫描的原理 PAGEREF _Toc313454127 \h 3 第三章 设计源程序及分析 PAGEREF _Toc313454128 \h 4 3.1 计算器模块 PAGEREF _Toc313454129 \h 4 3.1.1 计算器源程序 PAGEREF _Toc313454130 \h 4 3.1.2 计算器程序分析 PAGEREF _Toc313454131 \h 4 3.2 数码管显示部分 PAGEREF _Toc313454132 \h 5 3.2.1 数码管显示源程序 PAGEREF _Toc313454133 \h 5 3.2.2 数码管显示程序分析 PAGEREF _Toc313454134 \h 5 3.3 循环扫描模块 PAGEREF _Toc313454135 \h 6 3.3.1 循环扫描程序 PAGEREF _Toc313454136 \h 6 3.3.2 循环程序分析 PAGEREF _Toc313454137 \h 6 3.4 总程序及其分析 PAGEREF _Toc313454138 \h 7 第四章 时序仿真和结果验证 PAGEREF _Toc313454139 \h 10 4.1 计算器时序仿真及其分析 PAGEREF _Toc313454140 \h 10 4.2 数码管时序仿真及分析 PAGEREF _Toc313454141 \h 10 4.3 总体时序仿真图 PAGEREF _Toc313454142 \h 10 4.4 结果验证 PAGEREF _Toc313454143 \h 11 第五章 心得体会 PAGEREF _Toc313454144 \h 12 第一章 设计目的及任务要求 1.1 设计目的 （1）进一步加强熟练EDA基础知识。 （2）熟练掌握Quartus 6.0软件的使用以及用该软件编程和仿真的全过程。 （3）培养独立思考问题，解决问题的能力以及查阅相关资料和资料的正确使用能力，为明年的毕业设计打下良好的设计基础。 1.2 设计任务 设计一个简单计算器，输入为8位二进制数，分别用两位数码管显示，输出的计算结果为16位二进制数，并用四位数码管显示，能够实现+、-、 *、/ 四种运算，其中除法的结果显示分为商和余数两部分，分别用两位数码管显示。 1.3 课设要求 （1） 说明题目的设计原理和思路、采用方法及设计流程。 （2） 系统框图、Verilog语言设计程序或原理图。 （3） 对各子模块的功能以及各子模块之间的关系做较详细的描述。 （4） 详细说明调试方法和调试过程。 （5） 说明测试结果：仿真时序图和结果显示图，并对其进行说明和分析。 第二章 设计思路 2.1 设计总体框图 有分析可知，本次课程设计可以分成五个木块来实现相应的功能，分别是输入模块，计算模块，扫描模块，输出模块以及显示模块。 图一 设计总体框图 2.2 设计原理 2.2.1 计算其原理 Verilog语言中可直接用运算符+、-、*、/、%来实现四则运算，系统会根据程序自动综合出相应的计算器。 分别是加法器模块，减法器模块，乘法器模块和除法器模块，当程序变得正确的话则各个程序会按照一定的步骤一步步的往下执行的。 2.2.2 数码显示原理 7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。设计7段译码器，输出信号LED7S的7位分别接如图一数码管的7个段，高位在左，低位在右。例如当LED7S输出为“1101101”时，数码管的7个段：g、f、e、d、c、b、a分别接1、1、0、