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Verilog 的四种逻辑值 0、低、伪、逻辑低、地、VSS、负插入 3.11实例: 数据选择器 数据选择器的功能是:根据选择信号,决定哪路输入信号送到输出信号.输出信号不仅与输入信号有关,还与选择信号有关,数据选择器的Verilog HDL语言代码如下: module dataselector( //模块的开始 a, //输入 b, //输入 c, //输入 d, //输入 sel, //输入 en, //输入 y //输出 ); input a; input b; input c; input d; input[1:0] sel ; //两位的数据选择信号,总共有四个状态 input en; //选择器使能信号, output y; //输出结果信号, reg y ; //输出信号寄存器, always @(a