峰值检测器芯片设计..pptVIP

峰值检测器芯片设计 Pk445chip 性能参数 峰值范围: 0V-5v 工作电源: VDD +5 v VSS-5v 参考电源: Vrfe +5 v 功耗 : 2 mw 精度: 5mv 适应温度: 0 度-75 度 (商用) Pk445chip 工艺 BISCMOS06 微米 DPTM 双层多晶三层金属 设计规则 15 层掩膜 19 次光刻 数字模拟混合信号电路工艺 触孔与互连 CIC 设计工具 Cadence Composer原理图设计输入 适用模拟数模混合电路设计 Cadence Spectre电路模拟 适用电路模拟 Cadence Viruoso 编辑版图编辑 版图设计工具 Cadence DIVA版图验证 适用 CIC 版图验证 Cadence AHDL 语言 适用 CIC 功能仿真 CIC 设计流程 Pk445chip 设计库 design.tf 工艺文件、display.drf 显示文件、 cds.lib 库文件 spectreLib.scs 仿真模型库 Design 工艺库 LSW 图层运用 工艺层 设计层 系统层 PK445 峰值检测器电路设计 PK445chip顶层电路设计 Amplifier运算放大器设计 Control控制器设计 PK445 峰值检测器电路 PK445chip 带反馈的闭环峰值检测电路； 运算放大器 Ampv1 可提快速充放电电流； 运算放大器 Ampv2 为电压缓冲器，与电阻 R 引入反馈回路； D1构成峰值下降时的反馈回路开关； D2 是控制电容充放电通路的开关； Ca 为电容存储器； PK445 峰值检测电路工作原理 采样：在峰值到来时，Ampv 1输出V2=Vinput＞V3, D2 开关管导通， Ampv1的反馈网络 D2-Ampv2- R起电压缓冲作用，R 限制电流通过。 Von为D导通电压； Vcap = V3 = V2－Von=Vinput－Von ; 保持：峰值下降时， Ampv1 输出 V2 下降， D2 管截止， D1 导通， Ampv1 的反馈网络 D1 ， V2=Vinput V3 ，电容器 Ca 保持着电压峰值； 复位：in1 同步信号和in2 测量时钟高电平时峰值检测复位，电容 C 提供放电通路； 峰值检测器电路模拟 运算放大器电路设计 输入输出两级构成 差分输入级 基本的差分输入放大 双极型晶体管恒流源 双端输入，单端输出。 差分对与电流镜 大尺寸 MOS 。 输出级 甲类放大器。 R C 反馈网络频率补尝 运算放大器性能参数要求 直流参数 输入失调电压±(1-20) mv 共模电压输入范围±(1-20) mv 输出动态范围 0-5V 交流参数 开环增益 10000 电压动态范围 0.5-4.5V 开环响应 100MH（ 0.1db） 闭环频率特性仿真(-3 分贝）10MH 共模抑制比（ CMRR ） 80db 电源电压抑制比（ PSRR ） 80db 控制器电路设计 逻辑电路，测试信号 In1,复位信号 in2 。 测试信号 In1 ，复位信号 in2 为高电平,M8 导通，电容放电。 PK445 峰值检测器版图设计 版图设计规则 版图设计原则 版图设计图层运用 运算放大器版图设计 控制器版图设计 二极管及输出 MOS 管版图设计 电阻电容版图设计 顶层版图设计 版图设计规则 版图设计原则 匹配设计 抗干扰设计 抗寄生效应 可靠性 匹配设计 失配-集成电路设计的预期与芯片实测结果的误差 归一化的失配定义： 集成电路的精度和性能取决于元器件的匹配精度 与版图设计和工艺有关 匹配规则 布局布线保持对称性 器件的方向、位置保持对称性 增加虚拟版图保持对称性 共中心保持对称性 MOS 采用叉指结构 抗干扰设计 数字模拟的版图合理布局 模拟和数字的电源分离 模拟电路和数字电路分开 总线分开不交叉 加入屏蔽环 敏感电路加屏蔽环 敏感信号线加屏蔽环 采用电源滤波 在片内片外加滤波电容 电源规划 遏制干扰的产生 阻止干扰的传递 抗寄生效应 避免门闩-向上的效应 可靠性设计 避免天线效应 运算放大器版图设计 MOS 大尺寸 自动生成 完全对称 叉指结构 控制器版图设计 对称 等高 其它器件 开关管 M8 最高的版图设计 全芯片尺 218X190 9 个填补,填补的图层结构。 3 个测试单元 对称 路径连线 防止天线效应 版图验证 DRC设计规则检查 EXT版图提取 LVS版图原理图一致性检查 D