基于40纳米工艺的存储单元控制器的设计与实现-集成电路系统设计专业论文.docxVIP

Design and Implementation of a Memory Controller Based on 40nm Process A Dissertation Submitted to Xidian University In Candidacy for the Degree of Master in Integrated Circuit System Design By Dong Wei Xi’an， P. R. China January 2013 西安电子科技大学 学位论文独创性（或创新性）声明 秉承学校严谨的学风和优良的科学道德，本人声明所呈交的论文是我个人 在导师指导下进行的研究工作及取得的研究成果。尽我所知，除了文中特别加以 标注和致谢中所罗列的内容以外，论文中不包含其他人已经发表或撰写过的研究 成果；也不包含为获得西安电子科技大学或其它教育机构的学位或证书而使用过 的材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中做了明确的 说明并表示了谢意。 申请学位论文与资料若有不实之处，本人承担一切的法律责任。 本人签名： 日期 西安电子科技大学 关于论文使用授权的说明 本人完全了解西安电子科技大学有关保留和使用学位论文的规定，即：研究 生在校攻读学位期间论文工作的知识产权单位属西安电子科技大学。学校有权保 留送交论文的复印件，允许查阅和借阅论文；学校可以公布论文的全部或部分内 容，可以允许采用影印、缩印或其它复制手段保存论文。同时本人保证，毕业后 结合学位论文研究课题再撰写的文章一律署名单位为西安电子科技大学。 （保密的论文在解密后遵守此规定） 本学位论文属于保密，在 年解密后适用本授权书。 本人签名： 导师签名： 日 期： 日 期： 摘 要 随着互联网的飞速发展，用户对实现网络数据处理与转发的网络处理器的需 求越来越高。目前，多核结构网络处理器的应用日益广泛，多核共享的存储单元 控制器也越来越复杂。数字设计必须通过精确的物理实现才能走向真实的产品。 集成电路产业现今已经进入纳米阶段，行业的主流特征尺寸已达 40 纳米，甚至 28 纳米。工艺特征尺寸不断减小、芯片中的晶体管数目不断增大，集成电路设计 与实现都面临着巨大的挑战。 本文研究了 XDNP 网络处理器的整体结构，介绍了 XDNP 中使用的基于链表 结构的数据存储结构。其中 SRAM 存储链表以实现快速读写，而 SDRAM 实现大 容量的数据存储。层次化的存储形式，充分发挥出了 SRAM 读写速度快与 SDRAM 存储量大、价格低的优势，解决了多核共享的网络处理器的存储难题。 本文介绍了 XDNP 网络处理器中存储单元控制器设计中的关键技术。在控制 器的代码通过 XDNP 系统级功能验证的基础上，本文应用 40 纳米 TSMC 工艺完 成了存储单元控制器的逻辑综合工作。综合后器件总面积约为 107957 μm2，控制 器的工作频率可达 250MHz，满足 XDNP 网络处理器的性能要求。 本文使用逻辑综合生成的网表与约束文件进行了物理设计与时序收敛设计。 版图物理尺寸为 427.68 μm*408.24 μm 的矩形，其标准单元面积利用率 为 61.84%。物理设计的各个阶段，进行时序优化的同时都充分考虑并消除不良物理 效应造成的影响。本文通过 StarRC_XT 实现寄生参数的准确提取，结合 Prime Time 与 IC Compiler 完成了时序修复。在此基础上本文又进行了可制造性设计。 设计最终通过了物理验证，并且后仿真正确。 关键词: 40 纳米工艺 设计与实现 时序收敛 可制造性设计 验证 Abstract Abstract With the rapid development of the Internet, network processors which is used to process and transmit network data are drawn more and more attention. Now, Multi-core network processors are applied more widely, and the controller of shared memory system become more and more complicated. The successful products need good design and precise physical implementation. IC industry today has entered the nanometer stage and the main feature size has reached