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第5章 寄存器设计应用 寄存器VHDL描述 寄存器描述的VHDL程序 寄存器描述的VHDL程序 * * 《CPLD与FPGA的应用》 D触发器的描述 D触发器 【例】 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF1 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1 : STD_LOGIC ; --类似于在芯片内部定义一个数据的暂存节点 BEGIN PROCESS (CLK,Q1) BEGIN IF CLKEVENT AND CLK = 1 THEN Q1 = D ; END IF; END PROCESS ; Q = Q1 ; --将内部的暂存数据向端口输出 END bhv; VHDL描述的语言现象说明 信号定义和数据对象 信号定义 SIGNAL Q1：STD_LOGIC； 表示在描述的器件DFF1内部定义标识符Q1的数据对象为信号SIGNAL，其数据类型为STD_LOGIC。 由于Q1被定义为器件的内部节点信号，数据的进出不像端口信号那样受限制，所以不必定义其端口模式(如IN、OUT等)。 定义Q1的目的是为了在设计更大的电路时使用由此引入的时序电路的信号，这是一种常用的时序电路设计的方式。 有Q1过渡，Q不用BUFFER类型。 VHDL描述的语言现象说明 上升沿检测表式和信号属性函数EVENT CLK‘EVENT AND CLK=’1‘ 检测时钟信号CLK的上升沿 关键词EVENT是信号属性函数，用来获得信号行为信息的函数称为信号属性函数 信号名EVENT “clkEVENT”就是对clk标识符的信号在当前的一个极小的时间段 ? 内发生事件的情况进行检测。所谓发生事件，就是clock在其数据类型的取值范围内发生变化，从一种取值转变到另一种取值（或电平方式）。 VHDL描述的语言现象说明 上升沿检测表式和信号属性函数EVENT 如果clk的数据类型定义为STD_LOGIC，则在? 时间段内，clk从其数据类型允许的9种值中的任何一个值向另一值跳变，如由‘0’变成‘1’、由‘1’变成‘0’或由‘Z’变成‘0’，都认为发生了事件 虽然STD_LOGIC一般只有‘0’和‘1’ ’LAST_VALUE 信号属性函数，它表示最近一次事件发生前的值。 【例】 ENTITY COMP_BAD IS PORT( a1，b1 : IN BIT; q1 : OUT BIT ); END ; ARCHITECTURE one OF COMP_BAD IS BEGIN PROCESS (a1,b1) BEGIN IF a1 b1 THEN q1 = 1 ; ELSIF a1 b1 THEN q1 = 0 ;-- 未提及当a1=b1时，q1作何操作 END IF; END PROCESS ; END ; 不完整条件语句与时序电路 不完整条件语句与时序电路 电路图（Synplify综合） 不完整条件语句与时序电路 ... IF a1 b1 THEN q1 = 1 ; ELSE q1 = 0 ; END IF; ... （Synplify综合） 实现时序电路的不同表述 【例】 ... PROCESS (CLK) BEGIN IF CLKEVENT AND (CLK=1) AND (CLKLAST_VALUE=0) THEN Q = D ; --确保CLK的变化是一次上升沿的跳变 END IF; END PROCESS ; 实现时序电路的不同表述 【例】 ... PROCESS (CLK) BEGIN IF CLK=1 AND CLKLAST_VALUE=0 THEN Q = D ; END IF; END PROCESS ; 【