数字逻辑设计基础(何建新)第13章.ppt

状态机的优势： 图13-15 算术逻辑单元时序仿真波形图 2.累加器模块（ACC）的VHDL源程序 library ieee; use ieee.std_logic_1164.all; entity acc is port(data_in:in std_logic_vector(7 downto 0); --数据输入 ai:in std_logic; --累加器a的输入命令信号ai ao:in std_logic; --累加器a的输出控制信号ao clk:in std_logic; --时钟频率输入 data_out:out std_logic_vector(7 downto 0) ); --累加器数据输出 end acc; architecture a of acc is signal regq:std_logic_vector(7 downto 0); begin process(clk,ai,ao) begin if (clkevent and clk=1) then if (ai=0) then regq=data_in; end if; end if; end process; data_out=regq when ao=0 else ZZZZZZZZ; end a; 图13-16 累加器模块时序仿真波形图 3.节拍发生器（COUNTER）的VHDL源程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity counter is port(clk,clr:in std_logic; --系统时钟和异步清零控制信号 t0,t1,t2,t3,t4,t5,t6,t7:out std_logic ); --节拍脉冲输出 end counter; architecture a of counter is signal temp:std_logic_vector(7 downto 0); begin t0=temp(0);t1=temp(1); t2=temp(2); t3=temp(3); t4=temp(4); t5=temp(5); t6=temp(6); t7=temp(7); 13.5.3 状态机的状态编码 1. 顺序二进制编码 表13-2 顺序二进制编码 2. 格雷码编码 表13-3 格雷码编码 3. One-Hot编码 表13-4 One-Hot编码 13.5.4 状态机的VHDL设计 1. 状态机的VHDL设计步骤 分析控制器设计指标，建立系统算法模型图，即状态转移图； 分析被控对象的时序状态，确定控制器状态机的各个状态及输入、输出条件； 应用VHDL语言完成状态机的描述。 2. 状态机的VHDL描述方法 单进程（一段式）FSM描述方法是将整个状态机的三个模块合并起来，写到1个进程里面，在该进程中即描述状态转移，又描述状态的输入和输出； 两进程（二段式）FSM描述方法是用2个进程来描述状态机，其中当前状态寄存器用一个同步时序进程来描述，输出逻辑和次态逻辑合并起来，用另一个组合逻辑进程来描述； 三进程（三段式）FSM描述方法是将状态机的三个模块分别用3个进程来描述，一个同步时序进程描述状态寄存器，一个组合逻辑进程描述次态逻辑，最后输出逻辑单独用一个进程来描述。 表13-5 三种FSM描述方法比较 3. 状态机的VHDL设计相关语句 TYPE 数据类型名 IS 数据类型定义 OF 基本数据类型 ; TYPE 数据类型名 IS 数据类型定义 ; type m_state is (st0,st1,st2,st3,st4,st5)； （1）状态定义语句 signal current_state:m_state; --定义现态 signal next_state:m_state; --定义次态 （2）状态变量定义语句 ① 描述状态寄存器的进程： process(reset,clk) begin if reset=‘1’ then current_state=[初始状态]; elsif clk’event and clk=‘1’ then current_state=next_state; end if; end process; （3）三个模块进程描述语句 ② 描述次态逻辑的