可编程asi帽c90.ppt

可编程ASIC;进度;VHDL中的对象;设计中要注意;数据类型;数据类型;数据类型;整型的注意事项;信号的特性;驱动能力;高阻态‘Z’与总线复用;高阻态‘Z’与总线复用;因此对于STD_LOGIC型;实际信号传输延时的硬件机制;实际信号传输延时的VHDL描述;传输延时;惯性延时;功耗; 进程与硬件的对应;进程的调度算法及信号赋值;信号与变量的区别;进程内的信号赋值:顺序执行，并行赋值;进程内的信号赋值:顺序执行，并行赋值;进程内的信号赋值:顺序执行，并行赋值;VHDL中的变量;程序结构;程序例子;程序例子;程序例子;关于unsigned与signed库;程序例子;程序例子;程序例子;程序例子;程序例子;关于信号方向;VHDL常用数据类型;常用的语法1: if条件判断;If的例子;常用的语法2:case分支判断;Case的例子;CASE语句和IF语句的比较; ; ; ; ;常用语法3：时钟沿判断;时钟沿的例子;常用语法4：port map;或者(名称影射法);其他内容;基础电路设计;基础组合电路设计;例1: 二选一电路设计;;方法1：直接逻辑运算;方法2：if语句;方法3: case语句;三种方法对比;例2： 3-8译码器;;例3 三态门; ;例4：四位全加器设计;;;代码评析;改进方法;1bit全加器;4bit全加器;代码实现;代码实现;;;对比两种加法器描述方法;易犯错误;实例分析;方法1：直接信号赋值;方法2：进程直接信号赋值;方法3：进程if条件赋值;方法4：进程if条件赋值;基础时序电路设计;例1：基本的触发器;;; 例2：把上例中的clk’EVENT条件去掉并把d加到进程敏感表中。;在组合电路描述中注意补全所有条件;; 锁存和寄存的差别：;条件完整但仍然生成锁存器的描述;时序电路设计中的复位/置位;时序电路设计中的复位/置位;异步复位(左)和同步复位(右)波形;例3：带异步复位和异步置位的寄存器设计;例4：带时钟使能的寄存器设计;例5：八位带异步清除和时钟使能的寄存器;ARCHITECTURE behavior OF reg8bit IS Begin process( clk, reset ) begin if( reset = ‘0’ ) then --这里低电平有效 dout = ( others = ‘0’ ); elsif( clk’event and clk = ‘1’ ) then if( en = ‘1’ ) then --时钟使能 dout = din; end if; end if; end process; END behavior; ;沿判断后的信号赋值都是寄存器赋值;对比沿判断之后的变量赋值;但是,并不是时钟沿判断后的变量赋值都不会产生寄存器;例子： 二进制同步计数器; 四位二进制计数器的电路框图; 四位二进制计数器的功能表;在功能表中;四位二进制计数器的VHDL描述;;process(clk，areset） beqin if（ areset=1） then q =（othsrs =0） ； cout = 0; elsif（clk’event and clk=1) then if（sset=1）then q =”1010”；cout = ‘0’; elsif (enable=1) then if (q=“1111”) then　－－计数上限。 cout=‘1’; q=“0000”; 　 else cout = 0; q = q+1;　 end if; end if; end if; end process; end rtl;;process(clk，areset，q） beqin if（ areset=1） then q =（othsrs =0） ； elsif（clk’event and clk=1) then if（sset=1）then q =”1010”； elsif (enable=1) then 　 　 q = q+1;　 end if;