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高等计算机系统结构 高等计算机系统结构 现代指令级并行技术 （第四讲） 程 旭 2008年10月27日 北京大学微处理器研究开发中心 计算机系统结构研究所 流水线的性能 通过更加复杂的流水线和动态调度开发隐形（implicit）指令级 并行性 乱序执行执行，同时保证： 真数据相关(RAW) 精确中断 通过寄存器换名，消除WAR和WAW冒险 重排序缓冲器（Reorder buffer）保存尚未提交（committing） 但已完成的结果，以支持精确中断 频繁出现的转移指令会产生控制冒险，从而限制性能的改进 北京大学微处理器研究开发中心 计算机系统结构研究所 指令流水线的总体结构 In-order Out-of-order In-order Fetch Decode Reorder Buffer Commit Kill Kill Kill Execute Inject handler PC Exception? • 取指和译码进入指令重排序缓冲器是按序进行的 • 执行是乱序的⇒ 乱序完成 •提交（Commit ：回写道体系结构级的状态，即寄存器对存储器）按序 在提交之前，需要临时存储来保存结果 (影子寄存器和存储缓冲器) 北京大学微处理器研究开发中心 计算机系统结构研究所 控制流导致的性能损失 Next fetch PC started Fetch I-cache 在许多现代处理器中，在下一PC计算 和最终确定转移结果之间有 10 个以上 Fetch 的流水级! Buffer Decode Issue Buffer 如果流水线不能及时选择正确指 令，会导致多少损失? Execute Func. ~ Loop