VHDL设计基础.ppt

VHDL设计基础 7.2 VHDL语言的基本要素 7.3 VHDL语言的基本语句 1.WAIT语句 2.IF语句 2.IF语句 2.IF语句 3.CASE语句 4 LOOP语句 4 LOOP语句 7.3.2并行语句 7.4 常见组合逻辑电路的VHDL设计 7.4 常见组合逻辑电路的VHDL设计 7.4 常见组合逻辑电路的VHDL设计 7.4.3 算术逻辑运算器（ALU）设计 7.5常见时序逻辑电路的VHDL设计 7.5常见时序逻辑电路的VHDL设计 7.5常见时序逻辑电路的VHDL设计 7.5常见时序逻辑电路的VHDL设计 7.5常见时序逻辑电路的VHDL设计 1 同步计数器 所谓同步计数器，就是在时钟脉冲（计数脉冲）的控制下，构成计数器的各触发器的状态同时发生变化的那一类计数器。带异步复位，计数允许，四位二进制同步计数器真值表如表7-10所示。 7.5.3 计数器 例7-32 四位二进制同步计数器的VHDL设计。 5 EXIT语句 EXIT； -- 第一种语句格式 EXIT LOOP标号； -- 第二种语句格式 EXIT LOOP标号 WHEN 条件表达式； -- 第三种语句格式 例7-9 SIGNAL a, b : STD_LOGIC_VECTOR (1 DOWNTO 0); SIGNAL a_less_then_b : Boolean; ... a_less_then_b = FALSE ; -- 设初始值 FOR i IN 1 DOWNTO 0 LOOP IF (a(i)=1 AND b(i)=0) THEN a_less_then_b = FALSE ; -- a b EXIT ; ELSIF (a(i)=0 AND b(i)=1) THEN a_less_then_b = TRUE ; -- a b EXIT; ELSE NULL; END IF; END LOOP; -- 当 i=1时返回LOOP语句继续比较 7 返回语句(RETURN) RETURN; -- 第一种语句格式 RETURN 表达式； -- 第二种语句格式 例7-10 PROCEDURE rs (SIGNAL s , r : IN STD_LOGIC ; SIGNAL q , nq : INOUT STD_LOGIC) IS BEGIN IF ( s =1 AND r =1) THEN REPORT Forbidden state : s and r are quual to 1; RETURN ; ELSE q = s AND nq AFTER 5 ns ; nq = s AND q AFTER 5 ns ; END IF ; END PROCEDURE rs ; 例7-11 FUNCTION opt (a, b, opr :STD_LOGIC) RETURN STD_LOGIC IS BEGIN IF (opr =1) THEN RETURN (a AND b); ELSE RETURN (a OR b) ; END IF ; END FUNCTION opt ; 8空操作语句(NULL) 空操作语句的语句格式如下： NULL; 在下例的CASE语句中，NULL用于排除一些不用的条件。 CASE Opcode IS WHEN 001 = tmp := rega AND regb ; WHEN 101 = tmp := rega OR regb ; WHEN 110 = tmp := NOT rega ; WHEN OTHERS = NULL ; END CASE ; WHEN OTHERS = tmp := rega ； VHDL并行语句用在结构体内，用来描述电路的行为。由于硬件描述的实际系统，其许多操作是并发的，所以在对系统进行仿真时，这些系统中的元件在定义和仿真时刻应该是并发工作的。并行语句就是用来描述这种并发行为的。 在VHDL语言中，能够进行并行处理的语句有：进程语句；WAIT语句；块语句；并行过程调用语句；断言语句；并行信号赋值语句；信号代入语句。 VHDL并