第七章常用时序逻辑功能器件2.ppt

3 二进制同步可逆计数器 7.1.2 非二进制计数器 (2) 画出卡诺图，求出D触发器的驱动方程： (3)画出逻辑电路图 (4) 画出完整的状态图，检查设计的计数器能否自启动。 作业：7.1.2 、7.1.7 一、 集成计数器74161（ 4位二进制同步加计数器） 2、74161的应用 例2 用74161组成256进制计数器。 （2）组成序列信号发生器 序列信号——在时钟脉冲作用下产生的一串周期性的二进制信号。 例 试用计数器74161和数据选择器设计一列发生器。 解：由于序列长度P=8，故将74161构成模8计数器，并选用数据选择器74151产生所需序列。 （3）组成脉冲 分配器 （4）组成分频器 作业：7.1.3、 7.1.18 二、 双时钟4位二进制同步可逆计数器 74LS193 三、 异步二-五-十进制加计数器——74LS290 74LS290的应用 数字电子钟的组成 7.2 寄存器和移位寄存器 7.2.1 寄存器 多位寄存器—74LS175 7.2.2 移位寄存器 移位寄存器——不但可以寄存数码，而且在移位脉冲作用下，寄存器中的数码可根据需要向左或向右移动1位。 时序图 （2）左移寄存器 2. 双向移位寄存器 7.2.3 集成移位寄存器---74194 74194为四位双向移位寄存器。 74194功能表 作业：7.1.4 、7.2.1 并行数据输入端 并行数据输出端 保 持 × × × × H H d1 d2 d3 d4 d4 d3 d2 d1 H L L L L × × × × × L 1Q 2Q 3Q 4Q 4D 3D 2D 1D CP RD 输 出 输 入 保 持 × × × × L H 74LS175的功能表 异步清零 数码寄存 数据保持 移动方向 单向移位寄存器 双向移位寄存器 左移位寄存器 右移位寄存器 移位数据的输入－输出方式 串行输入-串行输出 串行输入-并行输出 并行输入-串行输出 并行输入-并行输出 串行数据输入端 串行数据输出端 并行数据输出端 1. 单向移位寄存器 （1）右移寄存器 结构特点：左边触发器的输出端接右邻触发器的输入端。 右移、串入/串出、并出 1 0 1 1 0 1 1 0 1 1 0 0 1 0 0 0 0 0 0 0 4个CP后，串行输入的数据“1101”转换为并行输出，所以移位寄存器可以进行串-并转换. FF0 FF1 FF2 FF3 CR=0 1CP 后 1 2CP 后 1 3CP 后 0 4CP 后 1 1011 D3 D2 D1 D0 D3 D3 D3 D3 1 2 3 4 5 6 7 8 9 D2 D2 D1 D2 D1 D0 D2 D1 D0 D1 D0 D0 再经过4个CP后，从DI 端串行输入的数据从DO 端串行输出。 串入?串出 从图中可看出：经过4个CP作用后，从DI 端串行输入的数据从Q0 Q1 Q2 Q3并行输出。 串入?并出 工作波形： 结构特点：右边触发器的输出端接左邻触发器的输入端。 S=1 S=0 右移 左移 还可实现串行输入/串行输出、串行输入/并行输出。 4个并行输入端 2个控制端 并行输入 1 1 左 移 0 1 右 移 1 0 保 持 0 0 S0 S1 功 能 控 制 信 号 4个并行输出端 QA和QD分别是左移和右移时的串行输出端，QA、QB、QC和QD为并行输出端。 DSL 和DSR分别是左移和右移串行输入。A、B、C和D是并行输入端。 × × × × × × × L L H 8 L × × × × L × H L H 7 H × × × × H × H L H 6 L × × × × × L L H H 5 并入并出 H × × × × × H L H H 4 a b c d a b c d × × H H H 3 保持 × × × × H(L) × × × × H 2 L L L L × × × × × × × × × L 1 A B C D 右移DSR 左移DSL S0 S1 QA QB QC QD 并行输入 时钟脉冲CP 串行输入 控制信号 输 出 输 入 清零 RD 序号 说 明 异步清0 左移1 左移0 右移0 右移1 保持 10