约束管理器 ECs的使用.doc

Cadence 约束管理器的基本使用V1.0 原理图约束管理器的基本使用 1.1 约束管理器简介 约束管理器是一个交叉的平台，以工作薄（workbook）和工作表（worksheet）的形式通过用户定义约束管理来管理设计中的各个网络和管脚对。例如控制某条网络的阻抗值和布线长度等等。约束管理器具有以下功能： 它以数据表格的形式与用户接口，使用户能够快速的获取，修改和删除用户定义的约束值。 它能够所有的定义的约束进行语法检查。 它提供约束的继承，在高等级对象中定义的约束能够被低等级对象所集成。而且低等级对象可以重新定义约束覆盖从高等级对象继承下来的所有约束。 能够产生原理图和pcb板关于约束捕捉的报告。 2.1 原理图和pcb板间约束捕捉的同步 原理图和pcb的约束同步是指在原理图或pcb中定义或修改的约束在原理图和pcb之间可以相互传递的（原理图到pcb或pcb到原理图）。如下图1所示： 图1 图1 原理图与pcb板约束的同步 3.1 带约束管理的设计流程 带约束管理的设计流程与传统的设计流程相比，其主要包含了约束文件，该约束文件以设计板的名字命名，文件扩展名为.dcf，该文件放在设计板目录下的constraints目录下。例如在E:\KS8695P_DEMO_V100.1目录下创建了KS8695P_DEMO_V100.1工程，设计板的名称为NETCAMERA，那么在E:\KS8695P_DEMO_V100.1\WORKLIB\NETCAMERA\CONSTRAINTS目下会产生netcamera.dcf约束文件。带约束管理的设计流程如下图2所示： 图2 约束使能的设计流程 图2 约束使能的设计流程 3.1.1 从原理图导出约束管理到pcb 在使能约束管理器的设计流程中，candence会产生5个必须发送pcb板上的文件：pstchip.dat，pstrxprt.datt，pstxnet.dat，pstcmdb.dat，pstcmbc.dat，其中前3个在传统的设计中也会产生，后2个是在使能约束管理器后产生的文件。其中： pstcmdb.dat：包含了在当前设计中关于约束管理的相关信息。在传统的设计流程中，约束管理的信息存储在pstxnet.dat文件中，当使能约束管理器切换到带约束管理的设计流程时，约束管理的信息才转存到pstcmdb.dat文件中。 pstcmbc.dat：包含了用在PCB中的约束管理信息。该文件是当从PCB到约束信息到原理图时产生的。 注：一旦设计流程切换到带约束管理的设计流程时，设计无法返回到传统的设计流程。 从原理图导出约束管理到PCB的步骤如下： 在原理图中选择【File】【 Export Physical】，则出现如下界面： 图3 约束管理 图3 约束管理原理图导出界面 选中【Package Design】 ，【Update Allegro Board (Netrev) 】和【Electrical constrains】（如果有定义约束管理，系统会自动选中变成灰色不能修改）复选筐，在【Electrical constrains】中如果选择【overwrites current constraints】选项，意思是用原理图的约束覆盖pcb板中约束。如果选择【export changes only】表示仅传递原理图中变更的约束到pcb。 点击【OK】导出。 3.1.2 从PCB导出约束管理到原理图 在原理图中选择【file】【Import Physical】，出现如下界面： 图 图 4约束管理原理图导入界面 选择【generate feedback files】【package design】，在【feedback】一栏中选择allegro pcb edit，在【electrical constraints】一栏中如果选择【import change only】表示设计同步仅仅导入allegro中电子约束改变的部分，如果选择【overwrite current constraints】表示覆盖原理图中的电子约束。 点击OK进行导入。 4.1 启动约束管理器 在原理图中选择【Tools】 【Constraints】 【Edit】，然后出现以下图5所示的消息对话筐： 图 5 【constraint manager】对话筐 注意：必须选择Allegro Design Entry HDL 610或者Allegro Design Entry HDL SI 610才能够获得约束管理器使用授权。 点击【OK】进入约束管理，如果原理图没有展开，则还会弹出要求展开原理图的消息对话筐，点击【是】进入约束管理器。 4.2 约束管理器的界面