智能汽车设计(基础部分).ppt

同步十进制可逆计数器也有单时钟和双时钟两种结构形式。属于单时钟的有74LS190等，属于双时钟的有74LS192等。 74LS190与74LS191逻辑图和功能表均相同； 74LS192与74LS193逻辑图和功能表均相同。 二、异步计数器 1、异步二进制计数器 3位异步二进制加法计数器 触发器为下降沿触发，Q0接CLK1,Q1接CLK2。 若上升沿触发，则应 Q0′接CLK1,Q1′接CLK2。 2、异步十进制计数器 异步二－五－十进制计数器74LS290 置0端 置9端 若计数脉冲由CLK0端输入，输出由Q0端引出，即得到二进制计数器；若计数脉冲由CLK1端输入，输出由Q1～Q3引出，即是五进制计数器；若将CLK1与Q0相连，同时以CLK0为输入端，输出由Q0~Q3引出，则得到8421码十进制计数器。 74LS290功能表 缺点：（1）工作频率较低； （2）在电路状态译码时存在竞争－冒险现象。 异步计数器特点 优点：结构简单 三、任意进制计数器的构成方法 利用现有的N进制计数器构成任意进制（M）计数器时，如果MN，则只需一片N进制计数器；如果MN，则要多片N进制计数器。 实现方法 置零法（复位法） 置数法（置位法） 置零法：适用于有清零输入端的集成计数器。原理是不管输出处于哪一状态，只要在清零输入端加一有效电平电压，输出会立即从那个状态回到0000状态，清零信号消失后，计数器又可以从0000开始重新计数。 置数法：适用于具有预置功能的集成计数器。对于具有预置数功能的计数器而言，在其计数过程中，可以将它输出的任意一个状态通过译码，产生一个预置数控制信号反馈至预置数控制端，在下一个CLK脉冲作用后，计数器会把预置数输入端D0D1D2D3的状态置入输出端。预置数控制信号消失后，计数器就从被置入的状态开始重新计数。 4位集成二进制同步加法计数器74LS161/163 预置数控制端 数据输入端 异步复位端 工作状态控制端 (a)引脚排列图 进位输出 4位同步二进制计数器74161功能表 74161具有异步清零和同步置数功能. 74LS161的应用 解： 当A=0时 其状态转换图如下： 构成十进制计数器 例6.3.2 解： 置零法 74LS160具有异步清零功能 Q3Q2Q1Q0 0000 0001 0010 0011 0100 0101 0110 当MN时，一片N进制计数器即可实现 1 1 CLK 1 1 0 当计数器记成Q3Q2Q1Q0＝0110时，与非门输出低电平 信号给 端，将计数器置零。置零信号不是一个稳定的状态, 持续时间很短，有可能导致电路误动作。 置数法 74LS160具有同步置数功能 Q3Q2Q1Q0 0000 0001 0010 0011 0100 0101 1 1 CLK 1 1 0 LD′=0后，还要等下一个CLK信号到来时才置入数据， 而这时LD′=0的信号以稳定地建立了，提高了可靠性。 Q3Q2Q1Q0 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 Q3Q2Q1Q0 0000 0001 0010 0011 0100 1001 1 1 CLK 1 0 1 1 1 0 0 D触发器→T＇触发器 三、触发器电路结构和逻辑功能的关系 同一种逻辑功能的触发器可以用不同的电路结构实现。反过来，用同一种电路结构形式可以作成不同逻辑功能的触发器。 电路的结构形式决定了其触发方式。 X(x1，x2，…，xi) —— 输入信号 Y(y1，y2，…，yj) —— 输出信号 Z (z1，z2，…，zk) —— 存储电路的输入信号 Q(q1，q2，…，qL) —— 存储电路的输出信号 §4 . 时序逻辑电路 时序逻辑电路：任一时刻的输出信号不但取决于当时的输入信号，而且还取决于电路原来所处的状态。 1.时序电路包含组合电路和存储电路两个组成部分，而存储电路必不可少。 2.存储电路的输出状态必须反馈到输入端，与输入信号一起共同决定组合电路的输出 §4.1　时序逻辑电路的结构特点 4.2 时序逻辑电路的分析方法 电路图 时钟方程、驱动方程和输出方程 状态方程 状态图、状态表 时序图 1 5 时序电路的分析步骤： 4 2 将驱动方程代入特性方程 判断电路逻辑功能,检查自启动 3 计算 解: ①写方程组 驱动方程 【例】 同步时序电路，时钟方程省去。 输出方程 ②求状态方程 将驱动方程代入JK触发器的特性方程 中得电路的状态方程: ③计算、列状态转换表 画状态转换图 000