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第七章 可编程逻辑器件 第七章 可编程逻辑器件 7.1 概述 7.2 现场可编程逻辑阵列（FPLA） 7.3 可编程阵列逻辑（PAL） 7.4 通用阵列逻辑（GAL） 7.5 可擦除的可编程逻辑器件（EPLD） 7.6 现场可编程门阵列（ FPGA ） 7.7 PLD的编程 7.8 在系统可编程逻辑器件（ISP-PLD） 7.1 概述 一、PLD的分类 二、PLD的编程 三、PLD的电路表示法 PLD的分类 PLD的编程 PLD的电路表示法 PROM的PLD表示法 7.2 现场可编程逻辑阵列（FPLA） 一、FPLA的结构 组合逻辑型FPLA 时序逻辑型FPLA 二、FPLA的规格 输入变量数×与阵列的输出端数×或阵列的输出端数 FPLA的基本电路结构 FPLA的异或输出结构 时序逻辑型FPLA的电路结构 7.3 可编程阵列逻辑（PAL） 7.3.1 PAL的基本电路结构 7.3.2 PAL的输出电路结构 一、专用输出结构 二、可编程输入/输出结构 三、寄存器输出结构 四、异或输出结构 五、运算选通反馈结构 7.3.3 PAL的应用举例 PAL的基本电路结构 编程后的PAL电路 PAL的专用输出结构 PAL的可编程输入/输出结构 PAL的可编程输入/输出结构 PAL的寄存器输出结构 PAL的异或输出结构 PAL的运算选通反馈结构 产生16种算术、逻辑运算的编程 PAL的应用举例 例1：用PAL设计一个数值判别电路。判断4位二进制数DCBA的大小属于0~5、6~10、11~15三个区间的哪一个之内。 例2：用PAL设计一个4位循环码计数器。要求设计的计数器具有置零和对输出进行三态控制的功能。 例1：用PAL设计一个数值判别电路。 例1：用PAL设计一个数值判别电路。 用Y0=1表示DCBA的数值在0~5之间； 用Y1=1表示DCBA的数值在6~10之间； 用Y2=1表示DCBA的数值在11~15之间； 用PAL14H4实现例1 例2：用PAL设计一个4位循环码计数器。 例2：用PAL设计一个4位循环码计数器。 用PAL16R4实现例2 7.4 通用阵列逻辑（GAL） 7.4.1 GAL的电路结构 7.4.2 输出逻辑宏单元（OLMC） 7.4.3 GAL的输入特性和输出特性 GAL16V8的电路结构 GAL16V8的行地址结构 GAL16V8的OLMC GAL16V8的OLMC GAL16V8的结构控制字 OLMC的工作模式 SYN=1时， （a）?? AC0=0、AC1(n)=1时，为专用输入模式； （b）?? AC0=0、AC1(n)=0时，为专用组合输出模式； （c）?? AC0=1、AC1(n)=1时，为反馈组合输出模式； OLMC的工作模式 SYN=0时， （d）AC0=1、AC1(n)=1时，为时序电路中的组合输出模式； （e）AC0=1、AC1(n)=0时，为寄存器输出模式。 GAL的输入缓冲器 GAL的输出缓冲器 GAL的静态输出特性 7.5 可擦除的可编程逻辑器件（EPLD） 一、EPLD的电路结构和特点 二、EPLD的与-或逻辑阵列 三、EPLD的输出逻辑宏单元 AT22V10的电路结构框图 EPLD的特点 采用了 CMOS 工艺； 采用了 UVEPROM 工艺； 采用了 OLMC； 或逻辑阵列结构灵活。 EPLD的与-或逻辑阵列 EPLD的与-或逻辑阵列 AT22V10的OLMC ATV750的OLMC 7.6 现场可编程门阵列（ FPGA ） 一、FPGA的基本结构 二、FPGA的 IOB 和 CLB 三、FPGA的互连资源 I P 四、编程数据的装载 FPGA的结构框图 FPGA的静态存储单元 XC2064的IOB电路 XC2064的CLB电路 XC2064中CLB的组态 二变量通用逻辑模块 XC2064中CLB的存储电路 FPGA内部的互连资源 开关矩阵和可编程连接点 连接的实现 XC2064的主并装载模式 XC2064的主并装载模式 石英晶体振荡器 装载过程的流程图 7.7 PLD的编程 一、PLD的设计开发流程 二、PLD编程所需的设备 三、PLD的编程步骤 PLD的设计开发流程 PLD编程所需的设备 （1） 一台PC主机。 （2） 一台GAL编程器。 （3） 编程所需的开发工具软件包。 （4） GAL器件。 PLD的编程步骤 （1）源文件准备。 a．根据设计要求，写出真值表、逻辑方程，或画出状态图、原理图。 b．用描述逻辑设计的专用高级语言，按一定的格式书写源文件。 （2）编译处理。 用编译软件对源文件进行处理，产生一个标准的编程数据文件 （JEDEC 文件）和