多媒体解调芯片的逻辑综合与验证分析微电子学与固体电子学专业论文.docxVIP

摘要摘要 摘要 摘要 随着超大规模集成电路工艺的发展，电路规模越来越大、电路设计的复杂 度越来越高，系统芯片成为微电子技术的发展方向。其中的一项关键技术就是基 于口核的设计及重用技术。 本文研究了集成电路技术的发展与SOC、IP复用技术的重要性，以及集成电 路验证技术的发展。详细地讨论了基于口核的SOC多媒体解调芯片的后端技术。 论文的主要工作包括以下三个部分： 1．采用自下而上的设计方法，制定了系统芯片的逻辑综合策略和综合设计约束， 以及设计中所采用的可测性设计一扫描测试、存储器内建自测技术。 2． 为了保证超大规模数字电路中的关键问题一检查设计的正确性，设计中引入了 形式验证，根据形式验证原理，使用等价性验证方法保证后端设计过程的正确性。 3．根据静态时序分析技术的原理。制定了在布局布线后的对各种模式和各种PVT 条件下的时序的分析约束。 在本设计中本人主要工作是对整个芯片的逻辑综合，以及综合之后对所产生 的网表与RTL代码进行等价性验证；同时对于布局布线之后的网表和综合后的网表 进行等价性验证，以及对布局布线之后的结果进行静态时序分析。在综合过程中 完整的时序约束达到了对芯片全面约束的要求；在综合和布局布线之后的对设计 的等价性验证保证了设计的正确性；对各种模式下的静态时序分析方案成功模拟 和分析了芯片工作时的时序，从而实现了芯片的成功流片。 逻辑综合过程使用synopsys公司的Design Compiler工具。采用onespin公司的 CVE工具对产生的结果进行了等价性验证。最后使用Design Compiler公司的 Prime Time工具完成了整个芯片的静态时序分析。 该多媒体解调器芯片己于2007年12月生产流片成功，目前通过测试，处于进 一步SOC系统开发阶段。 关键词：逻辑综合扫描测试存储器内建自测技术形式验证静态时序分析 AbstractAbstract Abstract Abstract With the development of Very Large Scale Integrated Circuit manufacturing process，the circuit scale increases larger and larger,the design complexity becomes more serious，and SoC becomes the main trend．One important technique is IP design and reuse． This thesis introduces the development of VLSI Circuit and verification process， and the importance of SOC and IP reuse．discuss in detail about backend technology of SOC media-demodulation chip based on IP core．The thesis consists of three parts： 1．use bottom—up design method，introduce the logic synthesis flow and define the synthesis constraints，introduce the technology of scan test and Memory Build．In Self Test which are used in this design． 2．discuss the key point ofthe VLSI 一design verivication in detail．Clarify the importance of the formal verification and how to guarantee the equivalent of the design in Layout step． 3．introduce the Static Timing Analysis(STA)in detail，including how to add the constraints for V撕able modes and comers． My major work in this design is： define synthesis constraints and run the logic synthesis by using the Design Compiler of Synopsys．Do formal verification for RTL