Cadence 后端实验系列16_全定制版图设计_Virtuoso.pptVIP

版图设计规则：是指为了保证电路的功能和一定的成品率而提出的一组最小尺寸，如最小线宽、最小可开孔、线条之间的最小间距、最小套刻间距等。 设计规则反映了性能和成品率之间可能的最好的折衷。规则越保守，能工作的电路就越多(即成品率越高)；然而，规则越富有进取性，则电路性能改进的可能性也越大，这种改进可能是以牺牲成品率为代价的。 描述几何设计规则的方法：微米规则和λ规则。 电学设计规则给出的是由具体的工艺参数抽象出的电学参数，是电路与系统设计模拟的依据。 不同的工艺线和工艺流程，电学参数有所不同。 描述内容：晶体管模型参数、各层薄层电阻、层与层间的电容等。 几何设计规则是图形编辑的依据，电学设计规则是分析计算的依据。 电源线和地线应尽可能用金属线走线；多采用梳状结构，避免交叉。 禁止在一条金属走线的长信号线下平行走过另一条用多晶硅或扩散区走线的长信号线。 压焊点离芯片内部图形的距离不应少于20μm。 布线层选择，尽可能降低寄生效应。 Virtuoso Layout Editor－版图编辑大师 Cadence最精华的部分在哪里 Virtuoso是Cadence公司后端设计的主要工具之一其包括: Virtuoso Layout Editor Virtuoso Layout Accelerator Virtuoso Layout Synthesizer Virtuoso Schematic Composer 目标 全层次多窗口编辑环境 比较个性化的编辑环境 参数化的Pcells（ Parameterized Cells） 1）全层次，多窗口的编辑环境：virtuoso layout editor支持在任一编辑期间或是同一设计不同面打开多样的单元或是模块，从而保证复杂设计中的一致性。 2）个性化的编辑环境：CADENCE设计框架和新的OPENACCESS数据库使的virtuoso layout editor 具有可用户定制化的编辑环境和功能。 3）参数化的PCELLS： 所谓的Pcell?(parameterized?cell?)是一个可以让你在使用它时编辑它的参数的cell.?利用 PCELLS可以减少设计录入的时间，以及设计规则的违反，减少尺寸上的错误，提供设计的自动生成，减少版图设计的任务，并提高速度。 一、建立自己的library ,cell和view Library 自己将要设计的版图所要存放的库 Cell 设计的每一模块单元 View　 单元的格式，有 schematic ,symbol ,layout等 修改长度为350nm，宽为1um 同样生成一个nmos，长350nm，宽500nm 生成以后进行连线，添加IO口之后得到如下图 进入XL进行编辑 在virtuoso中使用gen from source命令生成器件， IO口修改为第一层金属，然后apply 点OK之后出现下图 进行display设置 修改display levels 和 单元间距 然后就可以对器件进行 放置，连线等 OK 设置一个命令，此后每当你选择一个命令之后都会弹出 一个菜单，根据需要可以修改相应的参数。 Cadence 后端实验系列16_ 全定制版图设计__Virtuoso Date：2011年1月10号 全定制版图介绍 设计规则 contents Virtuoso介绍及操作过程 上机演示 所谓全定制设计方法就是利用人机 交互图形编辑系统，由版图设计人员 设计版图中各个器件及器件间的连线。 一.全定制版图（full-custom） 针对每个晶体管进行电路参数优化，以获得最佳的性能（包括速度和功耗）以及最小的芯片面积。 基于晶体管级，适合于大批量生产的，要求集成度高、速度快、面积小、功耗低的通用型IC或是ASIC。 全定制的特点： 版图（Layout） 版图是集成电路设计的最后阶段产物， 它将被直接交给芯片制造厂作为指导产电 路的图案。版图中矩形的构形决定了电路 的拓扑结构和元件的特征。 生产过程中所需的掩模板上的图形来 自版图。 掩膜图 掩膜上的图形决定着芯片上器件或连接物 理层的尺寸。因此版图上的几何图形尺寸与 芯片上物理层的尺寸直接相关。 二.设计规则 设计规则是如何向电路设计及版图设计 工程师精确说明工艺线的加工能力，就是 设计规则描述的内容。包括几何设计规则、 电学设计规则、布线规则。 不同的工艺，就有不同的设计规则。 1.版图几何设计规则 层次 把设计过程抽象成若干